【正文】 ABSTRACT This design for a multifunction digital clock, with time date to show the function to 24 hours cycle count。 系統(tǒng)主要由主分頻模塊、控制模塊、時(shí)間及其設(shè)置模塊、時(shí)間顯示動(dòng)態(tài)位選模塊、顯示模塊、秒表模塊、日期顯示與設(shè)置模塊、鬧鐘模塊等 8 個(gè) 模塊組成。 學(xué)士學(xué)位論文 論文題目 : 基于 FPGA 的 數(shù)字 鐘的設(shè)計(jì) 院 (部 )名 稱 : 電氣信息工程學(xué)院 學(xué) 生 姓 名 : 專 業(yè) : 測控技術(shù)與儀器 學(xué) 號 : 指導(dǎo)教師姓名 : 論文提交時(shí)間 : 20xx年 4月 25 日 論文答辯時(shí)間 : 20xx年 5月 6 日 學(xué)位授予時(shí)間 : 摘 要 本設(shè)計(jì)為一個(gè)多功能的數(shù)字 鐘，具有時(shí)間日期顯示功能，以 24 小時(shí)循環(huán)計(jì)數(shù)；具有校時(shí)、跑表以及任意時(shí)刻鬧鐘功能。 本設(shè)計(jì)采用 EDA 技術(shù)，以硬件描述語言 VerilogHDL 為系統(tǒng)邏輯描述手段設(shè)計(jì)文件，在 Quartus ii 工具軟件環(huán)境下，采用自頂向下的設(shè)計(jì)方法，由各個(gè)基本模塊共同構(gòu)建了一個(gè)基于 FPGA 的數(shù)字 鐘。本 系統(tǒng)能夠完成日期和時(shí)間的分別顯示，由按鍵輸入進(jìn)行數(shù)字 鐘的校時(shí)、清零、啟停功能。 When PaoBiao and, with the alarm clock function at any time. The use of EDA design technology, hardwaredescription language VerilogHDL description logic means for the system design documents, in Quartus ii tools environment, a topdown design, by the various modules together build a FPGAbased digital clock. System mainly by the main points frequency module, control module, time and set module, time display dynamic a choose module, display module, a stopwatch module, date display and set module, alarm clock module eight modules. This system can finish date and time display respectively, the key of input of the digital clock, reset, and when the1 stop function. Keywords ： digital clock, hardware description language, VerilogHDL, FPGA I 目 錄 第一章 前 言 ................................................... 1 選題的目的、意義 ............................................................................... 1 課題研究的內(nèi)容 ................................................................................... 2 第二章 系統(tǒng)總體設(shè)計(jì)方案 ........................................ 3 數(shù)字鐘的頂層電路 ............................................................................... 3 數(shù)字鐘的工作原理 ............................................................................... 4 第三章 單元電路設(shè)計(jì) ............................................ 6 分頻模塊（ fidv） ................................................................................ 6 時(shí)鐘主控制模塊（ maincontrol） ....................................................... 9 時(shí)間及其設(shè)置模塊（ time_auto_and_set） ...................................... 13 時(shí)間計(jì)數(shù)模塊（ timepiece_main） ........................................ 13 時(shí)間設(shè)置模塊（ timeset） ...................................................... 15 時(shí)間數(shù)據(jù)多路選擇模 塊（ time_mux） ................................. 17 時(shí)間顯示動(dòng)態(tài)位選模塊（ time_disp_select） .................................. 18 顯示模塊（ disp_data_mux） ............................................................ 21 跑表模塊（ stopwatch） .................................................................... 26 日期顯示與設(shè)置模塊（ date_main） ................................................ 27 日期自動(dòng)工作模塊（ autodate） ............................................ 28 日期設(shè)置模塊（ setdate） ...................................................... 29 日期控制模塊（ datecontrol） ................................................ 29 鬧鐘模塊（ alarmclock） ................................................................... 29 第四章 總結(jié)與展望 ............................................. 36 總結(jié) ..................................................................................................... 36 展望 ..................................................................................................... 36 致謝 ........................................................... 37 參考文獻(xiàn) ....................................................... 38 附錄一 英文原文 ............................................... 39 附錄二 中文翻譯 ............................................... 49 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 1 頁 共 56 頁 第一章 前 言 選題的目的、意義 現(xiàn)代社會的標(biāo)志之一就是信息產(chǎn)品的廣泛使用，而且是產(chǎn)品的性能越來越強(qiáng)，復(fù)雜程度越來越高，更新步伐越來越快。前者以微細(xì)加工技術(shù)為代表，而后者的代表就是電子設(shè)計(jì)自動(dòng)化（ electronic design automatic,EDA） 技術(shù)。 EDA 技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。 本設(shè)計(jì)采用的 VerilogHDL是 目前應(yīng)用最為廣泛的硬件描述語言 ，能支持 算法 級，寄存器級， 邏輯 級，開關(guān)級、 系統(tǒng) 級和 版圖 級等各個(gè)層次的設(shè)計(jì)和描述 ； Verilog HDL進(jìn)行設(shè)計(jì)最大的優(yōu)點(diǎn)是其 工藝 無關(guān)性 ， 這使得工程師在功能設(shè)計(jì)，邏輯驗(yàn)證階段可以不必過多考慮門級及工藝實(shí)現(xiàn)的具體細(xì)節(jié)，只需根據(jù)系統(tǒng)設(shè)計(jì)的要求施加不同的 約束 條件，即可設(shè)計(jì)出實(shí)際電路 ，因此在實(shí)際應(yīng)用中越來越廣泛。而 FPGA是特殊的 ASIC芯片，與其他的 ASIC芯片相比，它具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢測等優(yōu)點(diǎn) [510]。諸如定時(shí)自動(dòng)報(bào)警、定時(shí)啟閉電路、定時(shí)開關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí)電氣的自動(dòng)啟用等，所有這些都是以鐘表數(shù)字化為基礎(chǔ)的。 課題研究的內(nèi)容 本設(shè)計(jì)主要研究基于 FPGA 的數(shù)字 鐘，要求時(shí)間可以 24 小時(shí)制或 12 小時(shí)制，顯示時(shí)間和日期。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 3 頁 共 56 頁 第二章 系統(tǒng)總體設(shè)計(jì)方案 數(shù)字鐘的頂層電路 將各個(gè)主模塊綜合成數(shù)字 鐘系統(tǒng)，其包括： fidv 分頻模塊， maintrol 時(shí)鐘主控制模塊，time_auto_and_set 時(shí)間 及其設(shè)置模塊， time_disp_select 時(shí)間顯示動(dòng)態(tài)位選模塊，disp_data_mux 顯示模塊， stopwatch 跑表模塊， date_main 日期顯示與設(shè)置模塊及 alarmclock鬧鐘模塊，該系統(tǒng)頂層電路 Top 如圖 21 所示。 調(diào) 整鍵 SW1：主要用于鬧鐘設(shè)置、日期顯示與調(diào)整、秒表、時(shí)間調(diào)整與設(shè)置中的位置選擇按鈕，與功能鍵配合使用。 調(diào)整鍵 SW2：主要用于鬧鐘設(shè)置、日 期顯示與調(diào)整、秒表、時(shí)間調(diào)整與設(shè)置中的調(diào)整按鈕，與功能鍵配合使用。 分頻電路將 1KHZ 的輸入信號分頻為 1HZ 的計(jì)時(shí)模塊信號源、 60HZ 的信號跑表基準(zhǔn)時(shí)鐘信號源和 200HZ 的數(shù)碼管動(dòng)態(tài) 顯示掃描頻率。計(jì)滿后各計(jì)數(shù)器清零，重新計(jì)數(shù)。計(jì)時(shí)出現(xiàn)誤差時(shí)，可以用時(shí)間設(shè)置和日期設(shè)置電路調(diào)整時(shí)間和日期?？刂菩盘栍砂存I輸入。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 6 頁 共 56 頁 第三章 單元電路設(shè)計(jì) 分頻模塊（ fidv） 該模塊完成全局時(shí)鐘信號分頻輸出 200Hz、 60Hz、 1Hz的三種時(shí)鐘信號。仿真波形圖如圖 33 所示。 output f200hz,f60hz,f1hz。 //1KHz input reg f200hz,f60hz,f1hz。 always (posedge clk) begin if(CNT1 4) begin CNT1 = CNT1 + 1。b0。 f200hz = 139。 end end always (posedge f200hz) begin if(CNT2 2) begin CNT2 = CNT2 + 1。b0。 f60hz = 139。 end end always (posedge f200hz) begin if(CNT3 199) begin CNT3 = CNT3 + 1。b0。 f1hz = 139。 end end endmodule