【正文】 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 9 頁(yè) 共 56 頁(yè) 圖 33 分頻模塊仿真波形圖 時(shí)鐘主控制模塊（ maincontrol） 該模塊實(shí)現(xiàn)對(duì)各個(gè)功能模塊的整體控制，包括對(duì)時(shí)間顯示與調(diào)整、日期顯示與調(diào)整、鬧鐘顯示與調(diào)整、秒表操作等的控制。仿真波形圖如圖 35 所示。 //日期調(diào)整與設(shè)置使能 output Timepiece_EN,TimeSet_EN,Stopwatch_EN,Alarmclock_EN,Date_EN,DateSet_EN。 reg Timepiece_EN,TimeSet_EN,Stopwatch_EN,Alarmclock_EN,Date_EN,DateSet_EN。 //存放功能號(hào) always (posedge SW3) begin if(Function 339。b1。b0。b000: begin Timepiece_EN = 139。 TimeSet_EN = 139。 Stopwatch_EN = 139。 Alarmclock_EN = 139。 Date_EN = 139。 DateSet_EN = 139。 end //時(shí)間調(diào)整與設(shè)置 339。b0。b1。b0。b0。b0。b0。b010: begin Timepiece_EN = 139。 TimeSet_EN = 139。 Stopwatch_EN = 139。 Alarmclock_EN = 139。 Date_EN = 139。 DateSet_EN = 139。 end //鬧鐘設(shè)置 339。b0。b0。b0。b1。b0。b0。b100: begin Timepiece_EN = 139。 TimeSet_EN = 139。 Stopwatch_EN = 139。 Alarmclock_EN = 139。 Date_EN = 139。 DateSet_EN = 139。 end //日期調(diào)整與設(shè)置 339。b0。b0。b0。b0。b0。b1。b0。b0。b0。b0。b0。b0。該模塊分為三個(gè)小模塊：時(shí)間計(jì)數(shù)模塊、時(shí)間設(shè)置模塊和時(shí)間數(shù)據(jù)多路選擇模塊。該模塊分為三個(gè)小模 塊：秒計(jì)數(shù)子模塊、分計(jì)數(shù)子模塊和時(shí)計(jì)數(shù)子模塊。仿真波形圖如圖 310 所示。 圖 311 秒計(jì)數(shù)子模塊框圖 EN 是時(shí)間顯示信號(hào)，當(dāng) Timepiece_En=1 時(shí)有效； clk 是秒脈沖輸入端口；輸出端口second_data0[3..0]是秒時(shí)鐘的低位， second_data1[3..0]是高位； EO 端口是進(jìn)位輸出端口，當(dāng)秒計(jì)數(shù)到 59 時(shí)輸出高電平，其它時(shí)候輸出低電平。邏輯框圖如圖 312 所示。 圖 313 時(shí)計(jì)數(shù)模塊框圖 時(shí)間設(shè)置模塊（ timeset） 該模塊主要完成對(duì)時(shí)間的設(shè)置相關(guān)的閃爍顯示控制以及時(shí)間中的小時(shí)、分鐘、秒等數(shù)據(jù)的改變，流程圖如圖 314 所示，邏輯框圖如 315 所示，波形仿真圖如 316 所示。 b 1 0 1 ?d i s p _ d r i v e = d i s p _ d r i v e + 3 39。 b 0是否S W 1是 圖 314 時(shí)間設(shè)置模塊流程圖 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 16 頁(yè) 共 56 頁(yè) 圖 315 時(shí)間設(shè)置模塊框圖 圖 316 時(shí)間設(shè)置模塊波形仿真圖 表 31 時(shí)間設(shè)置模塊的端口說(shuō)明 輸入端口 功能 TimeSet_EN 時(shí)間設(shè)置使能，當(dāng)其電平為高時(shí)，時(shí)間設(shè)置有效 SW1,SW2 調(diào)整鍵 1 與調(diào)整鍵 2 輸入信號(hào) hour1,hour0 當(dāng)前時(shí)間的小時(shí)數(shù)輸入 minute1,minute0 當(dāng)前時(shí)間的分鐘數(shù)輸入 second0,second1 當(dāng)前時(shí)間的秒數(shù)輸入 輸出端口 功能 hour_set1,hour_set0 設(shè)置時(shí)間后的小時(shí)數(shù) minute_set1,minute_set0 設(shè)置時(shí)間后的分鐘數(shù) second_set1,second_set0 設(shè)置時(shí)間后的秒數(shù) disp_drive 設(shè)置中的閃爍顯示設(shè)置 當(dāng) Timeset_EN 為 1 時(shí)，即實(shí)現(xiàn)時(shí)間設(shè)置功能。 SW2 實(shí)現(xiàn)相應(yīng)得位的數(shù)值的調(diào)整，即每出現(xiàn)一個(gè) SW2上升沿，相應(yīng)位的數(shù)值增加 1。 依 輸 入 條 件 ， 判 斷 是 自 動(dòng) 顯示 時(shí) 間 或 顯 示 調(diào) 整 后 的 時(shí) 間開 始T i m e s e t _ E N = 1 ?顯 示 設(shè) 置 后 的 時(shí) 間 顯 示 自 動(dòng) 模 式 時(shí) 的 時(shí) 間是否結(jié) 束 圖 317 多路選擇模塊的流程圖 表 32 多路選擇模塊的端口說(shuō)明 輸入端口 功能 TimeSet_EN 時(shí)間設(shè)置使能信號(hào) hour1,hour0 自動(dòng)模式中當(dāng)前時(shí)間的小時(shí)數(shù)輸入 minute1,minute0 自動(dòng)模式中當(dāng)前時(shí)間的分鐘數(shù)輸入 second0,second1 自動(dòng)模式中當(dāng)前時(shí)間的秒數(shù)輸入 hour_set1,hour_set0 時(shí)間設(shè)置后的小時(shí)數(shù)輸入 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 18 頁(yè) 共 56 頁(yè) minute_set1,minute_set0 時(shí)間設(shè)置后的分鐘數(shù)輸入 second_set1,second_set0 時(shí)間設(shè)置后的秒數(shù)輸入 輸出端口 功能 hour_1,hour_0 當(dāng)前需要顯示的小時(shí)輸出 minute_1,minute_0 當(dāng)前需要顯示的分鐘輸出 second_0,second_1 當(dāng)前需要顯示的秒輸出 圖 318 時(shí)間數(shù)據(jù)多路選擇模塊框圖 圖 319 時(shí)間數(shù)據(jù)多路選擇模塊波形仿真圖 時(shí)間顯示 動(dòng)態(tài)位選模塊（ time_disp_select） 該模塊用來(lái)分時(shí)顯示時(shí)間數(shù)據(jù)， TimeSet_EN 表示時(shí)間設(shè)置使能， Time_EN 表示時(shí)間自動(dòng)顯示使能， clk_1kHz 用于動(dòng)態(tài)顯示時(shí)， clk_200Hz 用于閃爍顯示時(shí)間， timeset_disp_drive北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 19 頁(yè) 共 56 頁(yè) 表示時(shí)間設(shè)置數(shù)據(jù)顯示的同步信號(hào)， time_disp_select 表示顯示動(dòng)態(tài)位選輸出信號(hào)。邏輯框圖如圖 320 所示，波形仿真如圖 321 所示。 output [5:0] time_disp_select。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 20 頁(yè) 共 56 頁(yè) input clk_200hz。 input TimeSet_EN。 reg [5:0] time_disp_select。 reg clk。 always (posedge clk_1khz) /*實(shí)現(xiàn)自動(dòng)運(yùn)行模式中的動(dòng)態(tài)顯示 “位選的驅(qū)動(dòng) ”*/ begin if(auto_disp_drive 339。b1。b0。b1) begin clk= clk_1khz。 end 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 21 頁(yè) 共 56 頁(yè) else if(TimeSet_EN == 139。 disp_drive = timeset_disp_drive。b000: time_disp_select = 639。 339。b010000。b010: time_disp_select = 639。 339。b000100。b100: time_disp_select = 639。 339。b000001。b000000。邏輯框圖如圖 322 所示，仿真波形如圖 323 所示。 output [5:0] disp_select。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 23 頁(yè) 共 56 頁(yè) input Timepiece_EN,TimeSet_EN,Stopwatch_EN。 input Alarmclock_EN。 input [3:0] hour1,hour0,minute1,minute0,second1,second0。 input [5:0] date_disp_select。 reg [5:0] disp_select。 reg [3:0] Data。b1) begin disp_select = time_disp_select。b100000: Data = hour1。b010000: Data = hour0。b001000: Data = minute1。b000100: Data = minute0。b000010: Data = second1。b000001: Data = second0。b0。b1) begin disp_select = alarmclock_disp_select。b100000: Data = hour1。b010000: Data = hour0。b001000: Data = minute1。b000100: Data = minute0。b000010: Data = second1。b000001: Data = second0。b0。b1) 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 25 頁(yè) 共 56 頁(yè) begin disp_select = date_disp_select。b100000: Data = month1。b010000: Data = month0。b001000: Data = day1。b000100: Data = day0。b0。b0000: disp_data = 739。 439。b0110000。b0010: disp_data = 739。 439。b1111001。b0100: disp_data = 739。 439。b1011011。b0110: disp_data = 739。 439。b1110000。b1000: disp_data = 739。 439。b1111011。b0。 開 始E N = 1 ?秒 表 工 作 狀 態(tài) 時(shí) 間 自 動(dòng) 工 作 狀 態(tài)是E N = 0結(jié) 束 圖 324 跑表模塊流程圖 圖 325 跑表模塊邏輯框圖 圖 326 跑表模塊波形仿真圖 該模塊的 VerilogHDL 程序如下： module stopwatch(clk1,clk2,EN,F_out)。 input EN。 reg F_out。b0: F_out = clk1。b1: F_out = clk2。b0。該模塊頂層電 路圖如圖 328 所示，邏輯框圖 329 如圖所示。 圖 329 日期自動(dòng)工作模塊邏輯框圖 圖 330（ a）日期自動(dòng)工作模塊仿真波形圖 圖 330（ b）日期自動(dòng)工作模塊仿真波形圖 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 29 頁(yè) 共 56 頁(yè) 日期設(shè)置模塊（ setdate） 該模塊用于日期設(shè)置，邏輯框圖如圖 331 所示。 SW1 實(shí)現(xiàn)日期格式中月高、低位，日高、低位的位選，即每出現(xiàn)一個(gè) SW1 上升沿， disp_drive 的相應(yīng)數(shù)值加 1（選擇具體的需要調(diào)整的位置）。 日期控制模塊（ datecontrol） 該模塊用來(lái)選擇向顯示單元傳輸所要顯示的數(shù)據(jù)， Date_Set_EN=1 時(shí)顯示設(shè)置后的日期，否則顯示自動(dòng)模式時(shí)的日期。 圖 3