【文章內(nèi)容簡介】 界的一個通信界面。實體類似于原理圖中的符號，它并不描述模塊的具體功能 。此時只是一個“黑盒子” ，只描述了它的輸入輸出接口信號。 結(jié)構(gòu)體（ ARCHITECTURE）用來描述實體的內(nèi)部結(jié)構(gòu)或邏輯功能。它必須和實體（ ENTITY）相聯(lián)系。一個實體（ ENTITY）可以有多個結(jié)構(gòu)體，設(shè)計結(jié)構(gòu)可以為多進程，運行是并行的，結(jié)構(gòu)體描述方式包括：行為描述、數(shù)據(jù)流描述、結(jié)構(gòu)描述。 畢業(yè)設(shè)計（論文）報告紙 5 第三章 FPGA 簡介 FPGA 基本結(jié)構(gòu) FPGA由 6部分組成，分別為可編程輸入 /輸出單元、基本可編程邏輯單元、嵌入式塊 RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等 [3]。 每 個單元簡介如下： 可編程輸入 /輸出單元（ I/O 單元） 目前大多數(shù) FPGA 的 I/O 單元被設(shè)計為可編程模式，即通過軟件的靈活配置，可適應(yīng)不同的電器標(biāo)準(zhǔn)與 I/O 物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動電流的大小等。 基本可編程邏輯單元 FPGA 的基本可編程邏輯單元是由查找表（ LUT）和寄存器（ Register）組成的，查找表完成純組合邏輯功能。 FPGA 內(nèi)部寄存器可配置為帶同步 /異步復(fù)位和置位、時鐘使能的觸發(fā)器，也可以配置成為鎖存器。 FPGA 一般依賴寄存器完成同步時序邏輯設(shè)計。一般 來說，比較經(jīng)典的基本可編程單元的配置是一個寄存器加一個查找表，但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異，而且寄存器和查找表的組合模式也不同。 嵌入式塊 RAM 目前大多數(shù) FPGA 都有內(nèi)嵌的塊 RAM。嵌入式塊 RAM 可以配置為單端口 RAM、雙端口 RAM、偽雙端口 RAM、 CAM、 FIFO 等存儲結(jié)構(gòu)。 CAM，即為內(nèi)容地址存儲器。寫入 CAM 的數(shù)據(jù)會和其內(nèi)部存儲的每一個數(shù)據(jù)進行比較，并返回與端口數(shù)據(jù)相同的所有內(nèi)部數(shù)據(jù)的地址。簡單的說， RAM 是一種寫地址，讀數(shù)據(jù)的存儲單元； CAM 與 RAM 恰恰相反。 豐富的布線資源 布線資源連通 FPGA 內(nèi)部所有單元，連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。布線資源的劃分： 1）全局性的專用布線資源：以完成器件內(nèi)部的全局時鐘和全局復(fù)位 /置位的布線。 2）長線資源：用以完成器件 Bank 間的一些高速信號和一些第二全局時鐘信號的布線。 畢業(yè)設(shè)計（論文）報告紙 6 3）短線資源：用來完成基本邏輯單元間的邏輯互連與布線。 4）其他：在邏輯單元內(nèi)部還有著各種布線資源和專用時鐘、復(fù)位等控制信號線。 底層嵌入功能單元 內(nèi)嵌專用硬核 與“底層嵌入單元”是有區(qū)別的，這里指的硬核主要 是那些通用性相對較弱，不是所有FPGA 器件都包含硬核。 公司的介紹 的應(yīng)用選擇 由于 FPGA 具備設(shè)計靈活、可以重復(fù)編程的優(yōu)點，因此在電子產(chǎn)品設(shè)計領(lǐng)域得到了越來越廣泛的應(yīng)用。在工程項目或者產(chǎn)品設(shè)計中，選擇 FPGA 芯片可以參考以下的幾點策略和原則 [4]。 盡量選擇成熟的產(chǎn)品系列 FPGA 芯片的工藝一直走在芯片設(shè)計領(lǐng)域的前列，產(chǎn)品更新?lián)Q代速度非?？?。穩(wěn)定性和可靠性是產(chǎn)品設(shè)計需要考慮的關(guān)鍵因素。廠家最新推出的 FPGA 系列產(chǎn)品一般都沒有經(jīng)過大批量應(yīng)用的驗證。選擇這樣的芯片會 增加設(shè)計的風(fēng)險。 而且，最新推出的 FPGA 芯片因為產(chǎn)量比較小，一般供貨情況都不會很理想，價格也會偏高一些。如果成熟的產(chǎn)品能滿足設(shè)計指標(biāo)要求，那么最好選這樣的芯片來完成設(shè)計。 盡量選擇兼容性好的封裝 FPGA 系統(tǒng)設(shè)計一般采用硬件描述語言（ VHDL）來完成設(shè)計。這與基于 CPU 的軟件開發(fā)又有很大不同。特別是算法實現(xiàn)的時候，在設(shè)計之前，很難估算這個算法需要占用多少FPGA 的邏輯資源。 作為代碼設(shè)計者，希望算法實現(xiàn)之后再選擇 FPGA 的型號。但是，現(xiàn)在的設(shè)計流程一般都是軟件和硬件并行開始設(shè)計。也就是說，在 VHDL 代碼設(shè)計之前，就開始硬件板卡的設(shè)計。這就要求硬件板卡具備一定的兼容性，可以兼容不同規(guī)模的 FPGA 芯片。 盡量選擇一個公司的產(chǎn)品 如果在整個電子系統(tǒng)中需要多個 FPGA 器件，那么盡量選擇一個公司的產(chǎn)品。這樣的好處不僅可以降低成本，而且降低開發(fā)難度。因為開發(fā)環(huán)境和工具是一致的，芯片接口電平和特性也一致，便于互聯(lián)互通。 畢業(yè)設(shè)計（論文）報告紙 7 在全球不同的地區(qū)， Altera 和 Actel 公司的 FPGA 芯片產(chǎn)品的市場表現(xiàn)會有所差別。在中國市場，兩家公司可以說是平分秋色，在高校里面 Altera 的客戶會略多一些。針對特定的應(yīng)用，兩個 廠家的產(chǎn)品目錄里面都可以找到適合的系列或者型號。 而本課題中采用的是 Altera 公司的 ACEX1K 系列的 EP1K30 型號。 課題研究采用的 FPGA 介紹 本課題研究選用的是 Altera 公司的 FPGA 芯片， ACEX1K 器件系列中的 EP1K30 型號，208 個引腳， 576 個邏輯單元 ， 3 個嵌入式 RAM 塊。 ACEX1K 系列器件是 Altera 公司近期推出的新型 FPGA 產(chǎn)品。該器件基于 SRAM，結(jié)合查找表（ LUT）和嵌入式陣列塊（ EAB）提供了高密度結(jié)構(gòu)，可提供 10000 到 100000 可用門， 每個嵌入式陣列塊增加到 16 位寬可實現(xiàn)雙端口， RAM 位增加到 49125 個。其多電壓引腳可以驅(qū)動 、 、 器件，也可以被這些電壓所驅(qū)動；雙向 I/O 引腳執(zhí)行速度可達 250MHz。該器件還應(yīng)用 Altera 專利技術(shù)進行了重要的生產(chǎn)改進，進一步降低了器件的成本，提高了產(chǎn)品的性能價格比。因此 ,ACEX1K 器件可用來實現(xiàn)許多邏輯復(fù)雜、信息量大的系統(tǒng)。但是在器件操作過程中， ACEX1K 系列器件的配置數(shù)據(jù)存儲在 SRAM 單元中，由于 SRAM 的易失性，配置數(shù)據(jù)在每次上電時必須被重新載入 SRAM。 畢業(yè)設(shè)計（論文）報告紙 8 第四章 QuartusII 的使用 簡介 Altera 公司開始發(fā)售 版的 QuartusII 軟件，包括了時序分析工具 TimeQuest，并且能夠支持 Synopsys 設(shè)計約束（ SDC）時序格式 。這一最新版本還包括擴展的團隊設(shè)計功能， 能夠有效地管理高密度設(shè)計團隊之間的協(xié)作。這些改進主要針對當(dāng)今高密度 90nm 的設(shè)計要求，同時對更高密度的 FPGA 的需求以及 Altera 發(fā)展下一代 65nm 產(chǎn)品系列打下了基礎(chǔ)。 Altera 在最新版 QuartusII 軟 件中引入了新的技術(shù)改進，以滿足客戶對 90nm 的需求，并為 65nm 工藝節(jié)點打下了基礎(chǔ)。 TimeQuest 時序分析工具幫助用戶對時序約束較為復(fù)雜的設(shè)計進行建立、管理和分析操作，例如時鐘復(fù)用設(shè)計和源同步接口等，用戶還可以迅速完成高級時序驗證。該軟件的團隊設(shè)計支持特性包括工程管理器接口、用于頂層設(shè)計的資源管理和時序預(yù)算。此外，工程管理器接口還支持設(shè)計人員管理模塊間的時序約束，實現(xiàn)最佳性能。這一新特性支持團隊在高密度 FPGA 設(shè)計上的協(xié)作，從而提高了團隊效率，增強了設(shè)計模塊相互之間的性能。 同時，通過對流行的 IEEE18002021 標(biāo)準(zhǔn) SystemVerilog 語法硬件描述和驗證語言設(shè)計結(jié)構(gòu)的支持，該工具實現(xiàn)了速度更快的寄存器傳送級（ RTL）。其增強的 I/O 引腳規(guī)劃器與 Altera知識產(chǎn)權(quán)（ IP）更直接的集成，簡化了引腳分配。該軟件擴展的電路板級設(shè)計還能支持提供StratixII 單端輸出的 HSPICE 模型。圖 為 QuartusⅡ 軟件的用戶界面。 圖 QuartusⅡ 軟件的用戶界面 畢業(yè)設(shè)計（論文）報告紙 9 QuartusII 設(shè)計流程 基于 QuartusII 的 FPGA 系統(tǒng)設(shè)計流程 [5]： 1）設(shè)計輸入 使用 QuartusⅡ 軟件的模塊輸入方式、文本輸入方式、 Core 輸入方式和 EDA 設(shè)計輸入工具等表達用戶的電路構(gòu)思，同時使用分配編輯器（ AssignmentEditor）設(shè)定初始約束條件。 2）綜合 將 HDL 語言、原理圖等設(shè)計輸入翻譯成由與門、或門、非門、 RAM 和觸發(fā)器等基本邏輯單元組成的邏輯鏈接（網(wǎng)絡(luò)表），并根據(jù)目標(biāo)與要求（約束條件）優(yōu)化生成邏輯鏈接，輸出edf 或 vqm 等標(biāo)準(zhǔn)格式的網(wǎng)絡(luò)表文件。 3）布局布線 布局布線輸入文件是綜合后的網(wǎng)絡(luò)表文件， QuartusⅡ 軟件中布局布線包含分析布局布線結(jié)果、優(yōu)化布局布線、增量 布局布線和通過反向標(biāo)注分配等。 4）時序分析 允許用戶分析設(shè)計中所有邏輯的時序性能，并協(xié)助引導(dǎo)布局布線以滿足設(shè)計中的時序分析要求。默認情況下，時序分析作為全編譯的一部分自動運行。 5）仿真 波形矢量文件的擴展名為“ .vwf”，仿真分為功能仿真和時序仿真，也稱為前仿真和后仿真，功能仿真是忽略延時后的仿真，是最理想的仿真，時序仿真則是加上了一些延時的仿真，是最接近于實際的仿真，在設(shè)計中通常先做功能仿真驗證邏輯的正確性，后做時序仿真驗證時序是否符合要求，需注意默認為時序仿真，在設(shè)置功能仿真后需要生成功能 仿真網(wǎng)絡(luò)表。 6）引腳分配 引腳分配是為了對所設(shè)計的工程進行硬件測試，將輸入 /輸出信號鎖定在器件確定的引腳上，分配完引腳后必須再次編譯才能存儲這些引腳鎖定的信息。 7）下載驗證 JTAG 下載模式相應(yīng)的文件為“ .sof”， ActiveSerial 下載模式相應(yīng)的文件為“ .pof”。 畢業(yè)設(shè)計（論文）報告紙 10 圖 QuartusⅡ 的設(shè)計流程圖 圖 為 QuartusII 設(shè)計流程圖，從圖中我們可以更清楚地看出基于 QuartusII 的 FPGA 系統(tǒng)設(shè)計流程。 設(shè)計輸入 綜 合 功能仿真 時序仿真 器件仿真 硬件測試 設(shè)計修改 畢業(yè)設(shè)計（論文）報告紙 11 第五章 基于 FPGA 的多功能數(shù)字 時鐘 系統(tǒng)設(shè)計任務(wù)及流程 為了實現(xiàn)本系統(tǒng)設(shè)計的功能，本系統(tǒng)設(shè)計安排了用數(shù)碼管顯示，用 24 小時進制來計時，萬年歷天部分分為 2 2 31 不同月份的計數(shù)，月份為 12 進制，年用 100 進制來實現(xiàn)同時也能校時和整點鬧鐘提示等任務(wù)。通過自上而下的設(shè)計理念（自上而下的設(shè)計方法，一般用于全新設(shè)計，其設(shè)計過程遵循“設(shè)計 — 驗證 — 修改設(shè)計 — 再驗證”的原則），把多功能數(shù)字鐘的整體功能考慮其中，然后再細化到各個模塊，包括：分頻模塊（用以獲得時鐘內(nèi)部所需的脈沖），校時模塊（用以校準(zhǔn)時間），計時模塊（用以計時），顯示模 塊（用以顯示結(jié)果以及轉(zhuǎn)換顯示），整點報時模塊（用以報時功能）的功能實現(xiàn)，最終在智能可編程器件開發(fā)實驗系統(tǒng) KH310 上實現(xiàn)。 系統(tǒng)的總體設(shè)計 整個系統(tǒng)利用 QuartusII 軟件進行設(shè)計，以硬件描述語言 VHDL 為設(shè)計語言。本系統(tǒng)設(shè)計可以采用自上而下的方法對系統(tǒng)進行描述。為使本次設(shè)計系統(tǒng)得時鐘顯示采用數(shù)碼管顯示，計時及校時功能和整點提示功能得以實現(xiàn)，本系統(tǒng)設(shè)計了這幾大模塊：分頻模塊，校時模塊，計時模塊，顯示模塊，整點報時模塊。分頻模塊利用智能可編程器件開發(fā)實驗系統(tǒng) KH310上提供的 40MHz 的脈沖分 頻得到多功能數(shù)字鬧鐘計時用的 1Hz 的脈沖。校時模塊可以通過控制外部電平的輸入來設(shè)置數(shù)字鐘的分、時的計數(shù)。計時模塊可以實現(xiàn)數(shù)字鐘的秒、分、時的計時功能以及萬年歷的計數(shù)。顯示模塊通過共陰極數(shù)碼管掃描顯示，來顯示當(dāng)下的時間或設(shè)定的時間和日歷。整點報時模塊連接外部設(shè)備 LED 燈，用來設(shè)定整點提示。通過以上各個模塊的組合工作，實現(xiàn)多功能數(shù)字鐘的整體功能，如圖 所示。 畢業(yè)設(shè)計（論文）報告紙 12 圖 系統(tǒng)框架圖 系統(tǒng)的各模塊的設(shè)計 分頻模塊 分頻模塊用于給整個系統(tǒng)提供所需的脈沖。該 模塊利用智能可編程器件開發(fā)實驗系統(tǒng)KH310 試驗箱上的的 1KHz 脈沖分頻得到 1Hz 的脈沖。頻率， 1Hz 的脈沖用于秒計數(shù)。 我們知道一個脈沖有上升沿和下降沿，那么， 1KHz 的脈沖經(jīng)過 499 次的計數(shù)循環(huán)后，使一個信號 X 產(chǎn)生一個上升沿，再過 499 次的計數(shù)循環(huán)后，使這個 X 信號產(chǎn)生一個下降沿。這樣，因此，在 1000 次計數(shù)后信號 X 形成一個新的脈沖信號，該脈