【文章內容簡介】 輸入。時基電路可以由石英晶體振蕩電路構成，假設晶振頻率 1MHz，經過 6次十分頻就可以得到秒脈沖信號。譯碼顯示電路由八段譯碼器完成。 數字鐘硬件電路設計 本系統(tǒng)擬采用 Altera 公司 Cyclone 系列的 EP2C3T144 芯片。選用該款芯片的原因是： ① Altera 公司的 Quartus II 開發(fā)環(huán)境非常友好、直觀，為整個系統(tǒng)的開發(fā)提供了極大的方便； ② 該 FPGA 片內邏輯資源、 IO 端口數和 RAM 容量都足夠用，并且價格相對來說比較便宜，速度快，可以滿足要求，且有很大的升級空間。 EP2C3T144 是 Altera 公司生產的 Cyclone I 代、基于 （內核）， （ I/O）， 和 SRAM 的 FPGA，容量為 2910 個 LE，擁有 13 個 M4KRAM（ 4K位 +奇偶校驗）塊；除此之外，還集成了許多復雜的功能，提供了全功能的鎖相環(huán)（ PLL），用于板級的時鐘網絡管理和專用 I/O 口，這些接口用于連接業(yè)界標準的外部存儲器器件，具有成本低和使用方便的特點，具有以下特性： ① 新的可編程架構通過設計實 現低成本； ② 嵌入式存儲資源支持各種存儲器應用和數字信號處理器（ DSP）； ③ 采用新的串行置器件如 EPCS1 的低成本配置方案； ④ 支持 LVTTL、 LVCMOS、 SSTL2 以及 SSTL3 I/O 標準； ⑤ 支持 66MHZ， 32 位 PCI 標準； ⑥ 支持低速（ 311Mbps） LVDS I/O； ⑦ 支持串行總線和網絡接口及各種通信協(xié)議； ⑧ 使用 PLL 管理片內和片外系統(tǒng)時序； ⑨ 支持外部存儲器，包括 DDR SDRAM（ 133MHZ）， FCRAM 以及 SDR SDRAM； ⑩ 支持多種 IP，包括 Altera 公司的 MegaCore 以及其合伙組織的 IP，支持最新推出的 Nios II 嵌入式處理器，具有超凡的性能、低成本和最完整的一套軟件開發(fā)工具。 [7] EP2C3T144C8 引腳圖如圖 所示。 圖 EP2C3T144C8 引腳圖 顯示電路所選用 4 個數碼管以動態(tài)顯示掃描方式完成時、分顯示。顯示電路原理圖如圖 所示。 圖 LED 數碼管顯示原理圖 第四章 單元電路設計 設計要求 本次設計的多功能數字鐘具有如下功能： 1．秒／分／時的依次顯示并正確計數； 2．定時鬧鐘：實現整點報時，揚聲器發(fā)出報時聲音； 3．時間設置，即手動調時功能：當認為時鐘不準確時，可以分別對分／時進行調整； 總體設計 外部輸入輸出要求 外部輸入要求：輸入信號有 1kHz／ 1Hz 時鐘信號、低電平有效的調時切換 SET、低電平有效的時分秒選擇信號 SEL、低電平有效的加 ADD 和減MINUS； 外部輸出要求：整點報時信號（ 59 分 51／ 3／ 5／ 7 秒時未 1Hz 低頻聲，59 分 59 秒時為 1kHz 高頻聲）、時十位顯示信號、時個位顯示信號、分十位顯示信號及分個位、秒十位及秒個位；數碼管顯示位選信號 CHOOSE[7..0]等八個信號。 內部各功能模塊： 1）分頻模塊： 整點報時用的 1kH 與 1Hz 的脈沖信號，這里的輸入信號是 50MHz 信號，所以需要一個 50 分頻和一個 1000 分頻；時間基準采用 1Hz 輸入信號，則再用 1000 分頻將 1KHz 分頻成 1Hz。 2）秒計數模塊 SECOND： 60 進制，帶有加減調節(jié)功能的，輸入為 1Hz脈沖和低電平有效的使能信號及加減信號，輸出秒個位、十位及進位信號 SLINKM。 3）分計數模塊 MINUTE 60 進制，帶有進位 SLINKM 和加減調節(jié)功能的，輸入為 1Hz 脈沖和低電平有效的使能信號及加減信號，輸出分個位、十位及進位信號 MLINKH。 4）時計數模塊 HOUR： 24 進制，帶有進位 MLINKH 和加減調節(jié)功能的，輸入為 1Hz 脈沖和低電平有效的使能信號及加減信號，輸出時個位、十位。 5）整點報時功能模塊 ALERT： 輸入為分／秒信號，輸出為高頻聲控 1KHz 和 1Hz。 6）譯碼顯示功能模塊 DISPLAY： 輸入為 DIN，輸出為 DOUT。 第五章 VHDL 程序設計 分頻模塊程序 LIBRARY IEEE。 USE 。 USE 。 ENTITY DIVCLK_50 IS PORT(CLK:IN std_logic。 CLK_50:OUT std_logic)。 END DIVCLK_50。 ARCHITECTURE BEHAVIOR OF DIVCLK_50 IS SIGNAL CNT:STD_LOGIC_VECTOR(4 DOWNTO 0):=00000。 SIGNAL DCLK:STD_LOGIC:=39。039。 BEGIN PROCESS(CLK) BEGIN IF CLK 39。event AND CLK =39。139。 THEN IF CNT=11000 THEN CNT=00000。 DCLK=NOT DCLK。 ELSE CNT=CNT+39。139。 END IF。 END IF。 END PROCESS。 CLK_50=DCLK。 END BEHAVIOR。 秒模塊程序 LIBRARY IEEE。 USE 。 USE 。 ENTITY CNT60_S IS PORT(CLK_1HZ :IN STD_LOGIC。 CLOCK_S_EN :IN STD_LOGIC。 ADD,MINUS :IN STD_LOGIC。 S_LINK_M :OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_OUT_H,S_OUT_L :OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。 END ENTITY CNT60_S。 ARCHITECTURE BEHAVIOR OF CNT60_S IS SIGNAL S_H,S_L:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN PROCESS(CLK_1HZ,CLOCK_S_EN,ADD,MINUS) BEGIN IF RISING_EDGE(CLK_1HZ) THEN IF CLOCK_S_EN=39。139。 THEN IF ADD=39。039。 THEN IF (S_H=0101 AND S_L=1001) THEN S_H=0000。 S_L=0000。 ELSIF (S_H/=0101 AND S_L=1001) THEN S_H=S_H+39。139。 S_L=0000。 ELSE S_H=S_H。 S_L=S_L+39。139。 END IF。 ELSIF MINUS=39。039。 THEN IF (S_H=0000 AND S_L=0000) THEN S_H=0101。 S_L=1001。 ELSIF (S_H/=0000 AND S_L=0000) THEN S_H=S_H39。139。 S_L=1001。 ELSE S_H=S_H。 S_L=S_L39。139。 END IF。 END IF。 ELSIF (S_H=0101 AND S_L=1000) THEN S_LINK_M=0001。 S_H=0101。 S_L=1001。 ELSIF (S_H=0101 AND S_L=1001) THEN S_H=0000。 S_L=0000。 S_LINK_M=0000。 ELSIF (S_H/=0101 AND S_L=1001) THEN S_H=S_H+39。139。 S_L=0000。 S_LINK_M=0000。 ELSE S_H=S_H。 S_L=S_L+39。139。 S_LINK_M=0000。 END IF。 END IF。 END PROCESS。 S_OUT_H=S_H。 S_OUT_L=S_L。 END BEHAVIOR。 圖 秒模塊仿真波形 分模塊程序 LIBRARY IEEE。 USE 。 USE 。 ENTITY CNT60_M IS PORT(CLK_1HZ :IN STD_LOGIC。 CLOCK_M_EN :IN STD_LOGIC。 ADD,MINUS :IN STD_LOGIC。 S_LINK_M