【正文】 THEN W=W+1。其他的情況不顯示。 管子分配 由 VHDL程序代碼生成生成如圖 所示的圖元元件，其中 clk為外部時鐘信號； data1[3..0]～data8[3..0]端口為數(shù)碼管的地址輸入口； a～ g 端口為數(shù)碼管的各個管子的編號； scan[7..0]端口為數(shù)碼管的地址掃描。 D=SEG(3)。 其他的不顯示 END CASE。 顯示 7 WHEN 1000 = SEG=1111111。 顯示 3 WHEN 0100 = SEG=1100110。 gfedcba WHEN 0000 = SEG=0111111。 第八個數(shù)碼管 WHEN OTHERS = NULL。 第六個數(shù)碼管 WHEN 6= SCAN =01000000。 第四個數(shù)碼管 WHEN 4 = SCAN =00010000。 第二個數(shù)碼管 WHEN 2 = SCAN =00000100。 PROCESS (CNT8) 數(shù)碼管地址掃描 BEGIN case t8 is WHEN 0 = SCAN =00000001。139。同時，時、分、秒，日、月、年還要單獨為一組顯示，所以在每個計數(shù)模塊后面加一個間隔符“ ”。 END IF。 IF(CLK’ EVENT AND CLK=’ 1’ AND M1=0000AND M2=0000 AND S1=0000 AND S2=0000 ） THEN 畢業(yè)設(shè)計（論文）報告紙 25 SPEAKER=39。當(dāng) K1 按鍵按下時，校時模塊的 FO 的值隨著 K2 按鍵按下的次數(shù)而改變，而不受 MO 值改變的影響， 同時與調(diào)分相對應(yīng)的 LED 燈會被點亮。 WHEN OTHERS=NULL。L4=39。L2=39。039。039。039。039。039。YO=K2。SO=39。L5=39。L3=39。 選通日模塊，調(diào)日 L1=39。YO=39。039。039。139。039。039。 WHEN 0010=FO=39。L4=39。L2=39。NO=39。TL=39。039。039。039。TL=SI。同時設(shè)計相對應(yīng)的 LED 燈亮，當(dāng)調(diào)哪個部分，相對應(yīng)的校時狀態(tài)燈會被點亮。符合設(shè)計的要求。 END IF。 RUN=39。 THEN Q3=Q3+1。 END PROCESS。 畢業(yè)設(shè)計（論文）報告紙 21 ELSE COUT=39。 IF Q2=9 AND Q1=9 THEN Q2=0000。039。EVENT AND CLK=39。年計數(shù)模塊的時鐘信號來自正常計時狀態(tài)下的 COUT 進(jìn)位信號。 END CASE。 七月 WHEN 00001010=pan=00。 五月 WHEN 00000110=pan=01。end if。 一月 WHEN 00000010=if run=39。 END IF。139。 END IF。139。當(dāng) cq1 為 “ 1”并且 cq2 為 “ 2” 時， cout 會產(chǎn)生進(jìn)位信號給校時模塊的 YI，在正常計時情況下驅(qū)動年計數(shù)模塊的時鐘信號。 圖 天計數(shù)模塊的圖元元件 該模塊的仿真波形如圖 、 、 、 所示 ： 圖 判斷信號為 00 時 31 天計數(shù)模塊仿真圖 圖 判斷信號為 01 時 30 天計數(shù)模塊仿真圖 畢業(yè)設(shè)計（論文）報告紙 18 圖 判斷信號為 10 時 28 天計數(shù)模塊仿真圖 圖 判斷信號為 11 時 29 天計數(shù)模塊仿真圖 月計數(shù)模塊 月模塊為 12 進(jìn)制計數(shù)器，同時其需要為天提供判斷信號輸出 pan，其與天的判斷輸入信號相一致 。 WHEN OTHERS=NULL。139。END IF。COUT=39。039。CQ4=0000。 制計數(shù)器 ELSE COUT=39。 CASE PAN IS WHEN 00=IF CQ3=0001 AND CQ4=0011 判斷信號為 00 時為 31 進(jìn) THEN CQ3=0001。)。139。當(dāng) CQ1， CQ2 計數(shù)達(dá)到進(jìn) 位要求時， COUT 會向校時模塊的 TI 產(chǎn)生一個驅(qū)動信號，在正常計時情況下來驅(qū)動月計數(shù)模塊的時鐘信號。 日計數(shù)模塊 日計數(shù)有四種情況 ： 大月為 31 進(jìn)制計數(shù)器，小月為 30 進(jìn)制計數(shù)器，平年二月為 28 進(jìn)制計數(shù)器，閏年二月為 29 進(jìn)制計數(shù)器 。039。Q1=0000。)。139。同時 Q1， Q2 會被清零。 時模塊為 24 進(jìn)制計數(shù)器 根據(jù)分計數(shù)模塊可知時計數(shù)模塊的時鐘信號是在正常計時情況下，由分計數(shù)模塊的COUT 產(chǎn)生 的進(jìn)位信號給的。 END IF。COUT=39。 Q2=Q2+1。 THEN Q1=Q1+1。同理，分的 COUT 會驅(qū)動時的時鐘信號，使得時 計數(shù)器正常計數(shù)。 由 VHDL 程序代碼生成生成如圖 所示的圖元 ,元 件，其中 clr 端口輸入 清零信號 ； clk端口輸入 時 鐘信號 ； q 端口是 分頻的結(jié)果輸出。 Q= NOT Q。EVENT) THEN IF CLR=39。 當(dāng)然，在語言處理中需要有一個“翻折”的概念。該 模塊利用智能可編程器件開發(fā)實驗系統(tǒng)KH310 試驗箱上的的 1KHz 脈沖分頻得到 1Hz 的脈沖。顯示模塊通過共陰極數(shù)碼管掃描顯示，來顯示當(dāng)下的時間或設(shè)定的時間和日歷。為使本次設(shè)計系統(tǒng)得時鐘顯示采用數(shù)碼管顯示，計時及校時功能和整點提示功能得以實現(xiàn)，本系統(tǒng)設(shè)計了這幾大模塊：分頻模塊，校時模塊，計時模塊，顯示模塊，整點報時模塊。 設(shè)計輸入 綜 合 功能仿真 時序仿真 器件仿真 硬件測試 設(shè)計修改 畢業(yè)設(shè)計（論文）報告紙 11 第五章 基于 FPGA 的多功能數(shù)字 時鐘 系統(tǒng)設(shè)計任務(wù)及流程 為了實現(xiàn)本系統(tǒng)設(shè)計的功能，本系統(tǒng)設(shè)計安排了用數(shù)碼管顯示，用 24 小時進(jìn)制來計時，萬年歷天部分分為 2 2 31 不同月份的計數(shù)，月份為 12 進(jìn)制，年用 100 進(jìn)制來實現(xiàn)同時也能校時和整點鬧鐘提示等任務(wù)。 5）仿真 波形矢量文件的擴(kuò)展名為“ .vwf”，仿真分為功能仿真和時序仿真，也稱為前仿真和后仿真，功能仿真是忽略延時后的仿真，是最理想的仿真，時序仿真則是加上了一些延時的仿真，是最接近于實際的仿真，在設(shè)計中通常先做功能仿真驗證邏輯的正確性，后做時序仿真驗證時序是否符合要求，需注意默認(rèn)為時序仿真，在設(shè)置功能仿真后需要生成功能 仿真網(wǎng)絡(luò)表。 2）綜合 將 HDL 語言、原理圖等設(shè)計輸入翻譯成由與門、或門、非門、 RAM 和觸發(fā)器等基本邏輯單元組成的邏輯鏈接（網(wǎng)絡(luò)表），并根據(jù)目標(biāo)與要求（約束條件）優(yōu)化生成邏輯鏈接，輸出edf 或 vqm 等標(biāo)準(zhǔn)格式的網(wǎng)絡(luò)表文件。其增強(qiáng)的 I/O 引腳規(guī)劃器與 Altera知識產(chǎn)權(quán)（ IP）更直接的集成，簡化了引腳分配。該軟件的團(tuán)隊設(shè)計支持特性包括工程管理器接口、用于頂層設(shè)計的資源管理和時序預(yù)算。這一最新版本還包括擴(kuò)展的團(tuán)隊設(shè)計功能， 能夠有效地管理高密度設(shè)計團(tuán)隊之間的協(xié)作。該器件還應(yīng)用 Altera 專利技術(shù)進(jìn)行了重要的生產(chǎn)改進(jìn)，進(jìn)一步降低了器件的成本，提高了產(chǎn)品的性能價格比。 課題研究采用的 FPGA 介紹 本課題研究選用的是 Altera 公司的 FPGA 芯片， ACEX1K 器件系列中的 EP1K30 型號，208 個引腳， 576 個邏輯單元 ， 3 個嵌入式 RAM 塊。 畢業(yè)設(shè)計（論文）報告紙 7 在全球不同的地區(qū)， Altera 和 Actel 公司的 FPGA 芯片產(chǎn)品的市場表現(xiàn)會有所差別。這就要求硬件板卡具備一定的兼容性，可以兼容不同規(guī)模的 FPGA 芯片。特別是算法實現(xiàn)的時候，在設(shè)計之前，很難估算這個算法需要占用多少FPGA 的邏輯資源。 而且，最新推出的 FPGA 芯片因為產(chǎn)量比較小，一般供貨情況都不會很理想，價格也會偏高一些。 盡量選擇成熟的產(chǎn)品系列 FPGA 芯片的工藝一直走在芯片設(shè)計領(lǐng)域的前列，產(chǎn)品更新?lián)Q代速度非常快。 4）其他：在邏輯單元內(nèi)部還有著各種布線資源和專用時鐘、復(fù)位等控制信號線。 豐富的布線資源 布線資源連通 FPGA 內(nèi)部所有單元，連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。嵌入式塊 RAM 可以配置為單端口 RAM、雙端口 RAM、偽雙端口 RAM、 CAM、 FIFO 等存儲結(jié)構(gòu)。 FPGA 內(nèi)部寄存器可配置為帶同步 /異步復(fù)位和置位、時鐘使能的觸發(fā)器，也可以配置成為鎖存器。一個實體（ ENTITY）可以有多個結(jié)構(gòu)體，設(shè)計結(jié)構(gòu)可以為多進(jìn)程，運行是并行的，結(jié)構(gòu)體描述方式包括：行為描述、數(shù)據(jù)流描述、結(jié)構(gòu)描述。實體類似于原理圖中的符號，它并不描述模塊的具體功能 。 庫 (Library)是一些常用代碼的集合，有利于設(shè)計的重用和代碼的共享。 畢業(yè)設(shè)計（論文）報告紙 4 6）易于共享和復(fù)用 VHDL 采用基于庫 （ Library） 的設(shè)計方法，可以建立各種可再次利用的模塊。 VHDL 支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。在硬件電路設(shè)計過程中，主要的設(shè)計文件是用 VHDL 編寫的源代碼，因為 VHDL 易讀和結(jié)構(gòu)化，所以易于修改設(shè)計。它具有多層次的設(shè)計描述功能，層層細(xì)化，最后可直接生成電路級描述。 5）本時鐘帶有整點報時功能，用一個 LED 燈的點亮一秒 來 表達(dá)，該 LED 燈編號為 ⑥ 。 3）在 KH310 上設(shè)有專門的按 鍵 K K2 實現(xiàn)年、月、日和時、分、秒的校對功能。 FPGA 的發(fā)展 十分迅速，目前已達(dá)到超過 300 萬門 /片的集成度、 3ns 內(nèi)部延時的水平。 FPGA 即現(xiàn)場可編程門列陣，它是 1985 年由美國 Xilinx 公司首家推出的一種新型的可編程邏輯器件。利用可編程邏輯器件具有其他方式?jīng)]有的特點，它具有易學(xué)、方便、新穎、有趣、直觀，設(shè)計與實驗成 功率高、理論與實踐結(jié)合緊密、體積小、量大、 I/O口豐富、編程和加密等特點，并且它還具有開放的界面、豐富的設(shè)計庫、模塊化的工具以及 LPM定制等優(yōu)良性能，應(yīng)用非常方便。由于數(shù)字集成電路的發(fā) 展和石英晶體振蕩器的廣泛應(yīng)用，使得數(shù)字鐘的精度運用超過老式鐘表，鐘表的數(shù)字化給人們生產(chǎn)生活帶了極大的方便，而且大大地擴(kuò)展了鐘表原先的報時功能。 數(shù)字 鐘在向美觀化、多功能化、時尚化的方面發(fā)展 ，人們對數(shù)字鐘的要求也越來越高，傳統(tǒng)的時鐘已不能滿足人們的要求。 Multifunction 畢業(yè)設(shè)計（論文）報告紙 iii 目 錄 摘 要 ................................................................................................................................................. i Abstract ................................................................................................................................................ii 第一章 引 言 .................................................................................................................................. 1 課題研究的概況 ..................................................................................................................