【正文】 USE 。end process。when 101=d_out = sec(3 downto 0)。039。d_out( 1 )=min( 5)。when 001=d_out = hour(3 downto 0)。d_out( 2 )=39。end if。and clk39。d_out=0000。architecture xsettime_arch of xsettime issignal sel1:std_logic_vector(2 downto 0)。 clk:in std_logic。entity xsettime is port (hour:in std_logic_vector(5 downto 0)。（xsettime）LIBRARY IEEE。hourout=hour。elselcount=lcount+1。 and clkhour39。 thenhourout=000000。beginprocess (reset,clkhour,hour)alias lcount: std_logic_vector(3 downto 0)is hour(3 downto 0)。 reset:in std_logic。USE 。end if。ehour=39。ehour=39。if hcountm/=5 thenhcountm =hcountm+1。elseif (clkmin=39。alias hcountm:std_logic_vector(2 downto 0)is min (6 downto 4)。end if。thenenhour =39。139。 37elseminl=39。039。signal minl: std_logic。 enhour:out std_logic )。 clk:in std_logic。USE 。end if。emin=39。emin=39。if hcount/=5 then hcount =hcount+1。elseif (clk=39。alias hcount:std_logic_vector(2 downto 0)is sec (6 downto 4)。end if。then enmin =39。139。else secl=39。039。signal secl: std_logic。 enmin:out std_logic )。 clkset:in std_logic。USE 。老師辛勤地指導(dǎo)！蔡老師能在百忙中抽空來指導(dǎo)我的設(shè)計，真是非常的感動，這給了我很大的動力。相信畢業(yè)設(shè)計過后，我的理論水平和實踐動手能力都會有一個質(zhì)的飛躍，也為今后的工作和學(xué)習(xí)做了鋪墊。畢業(yè)設(shè)計雖然很累，但卻是苦中有樂，讓人很充實。畢業(yè)設(shè)計恰恰給我提供了一個應(yīng)用自己所學(xué)知識去勇于創(chuàng)新和實踐的舞臺。dataout 是輸出到 LED 的段碼，在本設(shè)計中是共陽編碼，上圖是在 11224ns 前的仿真波形圖，時間還不到 1 秒，因此 dataout 的輸出為數(shù)字 0，即十六進(jìn)制數(shù) C0。圖 LED 顯示功能模塊的仿真波形（1） ，由圖可以看出，在每個 display 時鐘（50hz）的上升沿到來時，令 ledselect 的輸出第六位為 0，此時 LED 的第六位（小時的十位）處于亮的狀態(tài)，延時一段時間后將 hour_msb 的值（小時十位的 7 段顯示碼）賦予 dataout，在下一個 display 時鐘的上升沿的到來時，令 ledselect 的輸出第五位為0，延時一段時間后將 hour_lsb 的值（小時個位的 7 段顯示碼）賦予 dataout，如此循環(huán)不斷的輸出相應(yīng)段碼和相應(yīng)的位選端，就可以顯示正確的時間值。根據(jù)仿真波形圖可以看出設(shè)計是正確的。 27圖 在模式 0 下 7 段譯碼輸出結(jié)果圖 所示為在模式 0 下 7 段譯碼的輸出結(jié)果，根據(jù)圖可以看出在模式 0 下時，在每個 sysclk 時鐘上升沿到來時將時間寄存器（hour1,min1 和 sec1）的值賦予譯碼寄存器（hour,min,sec） ，而在下一個 sysclk 的上升沿的到來時將譯碼寄存器的值進(jìn)行譯碼輸出。因此在數(shù)碼管上正常顯示時間的話，必需要對在三個模式下的時、分、秒進(jìn)行譯碼才能得到正常的顯示。Amin,ahour 分別是鬧鈴的分鐘數(shù)寄存器和小時數(shù)寄存器。 Led_min 和 led_hour 是指示燈，如果當(dāng)前設(shè)定的是小時值時 LED_HOUR 指示燈亮，如果當(dāng)前設(shè)定的是分鐘值時LED_MIN 指示燈亮。由波形圖可以看出 displayclk 的頻率是 500hz。 24圖 CLK_1K 的仿真波形由于本設(shè)計的顯示電路采用動態(tài)顯示方式，所以必需要有一個掃描信號來選擇當(dāng)前哪一位 LED 處于點亮狀態(tài)。即當(dāng)長時間按下CHANGE 按鍵后，利用 4hz 的 CLK_4hz 信號產(chǎn)生 NUMNUMNUMNUM4 信號對當(dāng)前設(shè)定值連續(xù)快速加 1。Clk 是將 的系統(tǒng)時鐘經(jīng)過分頻后產(chǎn)生的基準(zhǔn)時鐘，周期為 1s。//顯示當(dāng)前時間的秒的個位 state = 339。end339。b111101。 //顯示當(dāng)前時間的分的個位 state = 339。end339。b110111。 //顯示當(dāng)前時間的小時個位 state = 339。end 22339。b011111。ledselect= 639。reg [5:0]ledselect。input [7:0]hour_msb,hour_lsb,min_msb,min_lsb,sec_msb,sec_lsb。而在下一時刻則下一位 LED 處于點亮狀態(tài)，且在此時送出相應(yīng)的段碼，如此循環(huán)往復(fù)就能顯示完 6 個不同的數(shù)字。b1001 : hour_lsb=839。 //數(shù)字 7 的共陽編碼賦值給小時的個位439。h82。b0101 : hour_lsb=839。 //數(shù)字 3 的共陽編碼賦值給小時的個位439。ha4。b0001 : hour_lsb=839。 //數(shù)字 9 的共陽編碼賦值給小時的十位endcasecase (hour[3:0])439。h80。b0111 : hour_msb=839。 //數(shù)字 5 的共陽編碼賦值給小時的十位439。h99。b0011 : hour_msb=839。 //數(shù)字 1 的共陽編碼賦值給小時的十位439。hc0。 //指示是否進(jìn)行了鬧鈴定時assign alarm=((alarm1)?clk_1kamp。min=min1。sec=839。sec=sec1。wire led_alarm。input [7:0]ahour,amin,min1,hour1,sec1。endendmodule 七段顯示譯碼模塊由于時鐘計數(shù)模式采用的是 BCD 碼計數(shù)方式，而顯示采用的 8 段發(fā)光二極管，每個段代表一位二進(jìn)制數(shù)，在本系統(tǒng)中采用的是共陽極接法，因此 7 段碼為共陽編碼。d54)||(!(min1|sec1)))if (sec1839。endalways (posedge sysclk)begin if ((min1==839。(hour1==ahour))if (sec1839。reg alarm1,alarm2。 module alarm(sysclk,clk_1k,min1,hour1,amin,ahour,alarm1,alarm2)。ahour[7:4]=ahour[7:4] + 1。end 17else amin[3:0]=amin[3:0] + 1。always (posedge ct2)beginif (amin==839。else begin……… //此段 VHDL 語言時、分、秒源碼見附錄二endendendmodule 鬧鈴時間設(shè)置模塊module alarm_set(ct2,ctb,amin,ahour)。end 16else beginmin1[3:0] =min1[3:0] +1。d59)begin min1 = 0。b1。b0000。 (!m))) minclk =139。d59) | set amp。reg minclk,hclk。CTA 時鐘是周期為 60 分鐘的時鐘信號，在每個 CTA 時鐘信號的上升沿對小時寄存器加 1，當(dāng)當(dāng)前設(shè)置值為小時且長時間按下 CHANGE 按鍵后，CTA 時鐘變?yōu)橹芷跒?4HZ的時鐘信號，該信號用于快速時間校準(zhǔn)功能。 秒、分、時計時與時間調(diào)整模塊秒計時程序采用周期為 1S 的基準(zhǔn)時鐘信號 CLK，在每個 CLK 時鐘信號的上升沿對秒寄存器加 1，當(dāng)長時間按下 SET 按鍵后對秒寄存器進(jìn)行清零，該功能用于準(zhǔn)確校時?？焖贂r間設(shè)置進(jìn)程如下所示。b00。end else begin countb=change。b00。end else begin //手動設(shè)定小時 counta=change。endalways (posedge set)bool=~bool。reg [1:0]m。module mode_select( clk,mode,set,change,count1,counta,count2,countb,led_min,led_hour,m)。該多功能電子鐘共有 3 種模式。d000000。d000000。d0000000。d0000000。 //分頻時鐘計數(shù)器，用于產(chǎn)生周期為 1S 的時鐘信號reg [19:0]div_count2。input sysclk,reset。CLK_1K 節(jié)拍用于鬧鈴音的產(chǎn)生，displayclk 時鐘節(jié)拍是頻率為 50hz 的信號，由于本設(shè)計中顯示部分采用 LED 動態(tài)顯示的方式，因此必需要有一個掃描信號對 6 位的 LED 的每個位進(jìn)行輪流選通點亮。 //調(diào)用顯示模塊endmodule 時鐘節(jié)拍產(chǎn)生模塊由于整個系統(tǒng)只有一個晶體振蕩器，但是設(shè)計需要不同的時鐘信號，因此需要設(shè)計一個分頻進(jìn)程，對系統(tǒng)的有源晶振產(chǎn)生的 時鐘進(jìn)行分頻，產(chǎn)生需要的時鐘節(jié)拍。 //調(diào)用快速時間設(shè)置功能模塊alarm_set alarm_set()。clk_generate clk_generate()。MAX7000 器件包含 32~256 個可聯(lián)結(jié)成 16個宏單元組的邏輯陣列塊的宏單元。在本設(shè)計中電容耐壓值取 16V。 8 濾波電容參數(shù)的選取假設(shè)負(fù)載電流為 500mA，若輸出電壓為 ，則等效負(fù)載電阻為 15Ω。 變壓器輸入功率的計算假設(shè)負(fù)載電流為 500mA，若輸出電壓為 5V，則有效功率為 5V*=。電源的輸出為+5V 輸出。213。209。JTAG圖 JTAG 下載電路 7 電源電路的設(shè)計本設(shè)計中的核心器件為 MAX7000S 系列的 EPM7128SLC84，I/O 口電壓 VCCIO 和核心電壓 VCCINT 均支持正 5V，因此在本設(shè)計中統(tǒng)一給 I/O 端口和內(nèi)核提供+5V 的電壓。189。JTAG 下載電路的 10 針接口引腳定義為：1 引腳為 TCK 時鐘，2 引腳接地，3引腳 TDO 為測試數(shù)據(jù)輸出（數(shù)據(jù)輸出，來自器件） ，4 引腳接電源電壓，5 引腳 TMS為測試模式選擇（編程使能） ，NC 為 NOCONNECT。由集成電路的所有邊界掃描單元構(gòu)成邊界掃描寄存器 BSR。在硬件結(jié)構(gòu)上，JTAG 接口包括兩部分：JTAG 端口和控制器。213。212。所以在晶振電路的前端加了兩個小電容對電源進(jìn)行濾波，在時鐘輸出端加了一個小電阻，能有效地抑制高次諧波和實現(xiàn)阻抗匹配。 198。R 2 81 KR 2 9R E S 2Q 78 5 5 0V C CD 9當(dāng) CPLD 的引腳輸出為高電平時相應(yīng)的指示燈就點亮。D2 和 D3 用來指示當(dāng)前設(shè)置狀態(tài)。MODE 按鍵用于模式選擇，按下一次 MODE 按鍵后電路進(jìn)入鬧鈴設(shè)置模式，在該模式下可以用 SET 鍵來選擇當(dāng)前是設(shè)置小時還是設(shè)置分鐘，而用 CHANGE 鍵可以改變當(dāng)前設(shè)置鬧鈴的小時或分鐘（向上加一） 。 按鍵及指示燈電路模塊的設(shè)計根據(jù)電子電路常識，采用灌電流工作方式的電路的功耗要比采用拉電流方式工作的電路小。因此，在同一時刻，如果各位位選線都處于選通狀態(tài)的話六位 LED 將顯示相同的字符。在動態(tài)顯示方式下，通常將所有位的段碼線相應(yīng)并聯(lián)在一起，由一個 8 位的 I/O口控制，形成段碼線的多路復(fù)用，而各位的共陽極或共陰極分別由相應(yīng)的 I/O 口控制，形成各位的分時選通 [7]。LED 顯示器工作于靜態(tài)顯示方式時，各位的共陰極（或共陽極）連接在一起并接地（或+5V） ；每位的段碼線（A~dp）分別與一個 8 位的鎖存器輸出相連。當(dāng)三極管 Q1 的基極（即CPLD 的 LED0 輸出端）為低電平時，Q1 的發(fā)射結(jié)正向偏置，集電結(jié)反向偏置，因此三極管處于導(dǎo)通狀態(tài)，此時有 Vce≈~。圖 整個系統(tǒng)的模塊劃分 23 單元模塊電路設(shè)計 時間顯示電路模塊設(shè)計時間顯示電路主要由兩部分組成，如圖 所示。由于設(shè)計的主要仿真和調(diào)試過程是在高層次上完成的，這一方面有利于早期發(fā)現(xiàn)結(jié)構(gòu)上的錯誤，避免設(shè)計工作的浪費(fèi)，同時也減少了邏輯功能仿真的工作量，提高了設(shè)計的一次成功率 [5]。 I基于 VHDL 語言的多功能數(shù)字鐘設(shè)計畢業(yè)論文目 錄1 緒論..............