【正文】 g TX Rm 6 X4 NG pP$ vS TT amp。 g T XRm 6 X4 N Gp P$v ST Tamp。 gT XRm 6X 4N Gp P$v ST Tamp。 Q A9 wk xFye Q^ ! dj s Xu yU P2k N Xp RWXm Aamp。 end process。 when0011=dataout=r0。 when0111=dataout=n0。 end case。 when0101=dataout=f0。139。 else count=count+1。 process(disclk,conv) begin if disclk39。 wsel:out std_logic_vector(3 downto 0))。 39 use 。 end nd。 b=n1。139。139。039。039。 end if。 elsif n0=0000 then n0:=1001。 n3:=n31。 38 n3:=1001。 then if n00000 then n0:=n01 。 end if。 if n2=1010 then n2:=0000。 n1:=n1+1。 or enl=39。event and clk=39。 n1:=0000。 37 architecture nd of nian is begin process(res,enl,clk) variable n0,n1,n2,n3:std_logic_vector(3 downto 0)。 entity nian is port(enl,res,clk,nadd,ndec:in std_logic。 ： library ieee。 a=y0。139。 else ysel=39。 end if。 elsif y00000 then y0:=y01。 elsif ydec=39。039。 ca=39。 or enl=39。 then ca=39。039。139。 eryue,ysel,ca:out std_logic)。 use 。而這些進(jìn)步都離不開(kāi)老師和同學(xué)的幫助。無(wú)論在理論上還是在實(shí)踐中，都給與我很大的幫助 。 本設(shè)計(jì)是采用硬件描述語(yǔ)言和 FPGA 芯片相結(jié)合進(jìn)行的數(shù)字鐘的研究，從中可以看出 EDA 技術(shù)的發(fā)展在一定程度上實(shí) 現(xiàn)了硬件設(shè)計(jì)的軟件化。 33 ，由于有些按鍵控制是秒時(shí)鐘同步的，所以控制起來(lái)顯得梢慢些，但是工作正常，能滿足實(shí)際的需要。在本設(shè)計(jì)調(diào)試過(guò)程中遇到了一些問(wèn)題如下： ，數(shù)碼管顯示全部為零，計(jì)數(shù)器不工作，經(jīng)分析得知程序中的總的清零信號(hào)保持有效狀態(tài)，改動(dòng)程序后計(jì)數(shù)器開(kāi)始計(jì)數(shù)。 在設(shè)計(jì)電路中，往往是先仿真后連接實(shí)物圖，但有時(shí)候仿真和電路連接并不是完全一致的，例如在對(duì)具體模塊的仿真的過(guò)程中，往往沒(méi)有考慮到整體設(shè)計(jì)的層面以及與上下模塊接口的設(shè)計(jì)。 圖 419 數(shù)碼管位選實(shí)現(xiàn)電路 32 5 實(shí)驗(yàn)結(jié)論與研究展望 實(shí)驗(yàn)結(jié)論 將設(shè)計(jì)程序下載到實(shí)驗(yàn)箱上運(yùn)行調(diào)試后，最終結(jié)果與預(yù)期效果基本一致，年、月、日和時(shí)、分、秒能夠正常計(jì)數(shù)并能由控制鍵分別顯示，整點(diǎn)報(bào)時(shí)功能正常。 31 圖 418 動(dòng)態(tài)掃描邏輯框圖 顯示模塊 本系統(tǒng) 選擇 7448 作為顯示譯碼電路 ， 選擇 數(shù)碼管 作為顯示單元電路。該模塊的輸入端口 DISCLK 是頻率為 500HZ 的掃描時(shí)鐘，故每一位顯示的時(shí)間為 2ms，需要掃描 10個(gè)數(shù)碼管，故顯示間 隔為 20ms。這樣做可以使每一個(gè)顯示塊顯示與自己相對(duì)應(yīng)的數(shù)據(jù)。將表 42 中的年份用二進(jìn)制表示即可得到以下規(guī)律：當(dāng)年個(gè)位 的后 2 位為“ 00”且十位的最后一位為“ 0”，或者年的個(gè)位的后 2 位為“ 10”且年十位的最后一位為“ 1”的時(shí)候，該年為閏年，否則為平年。其它端口的功能與上述模塊類似。 圖 414 月計(jì)數(shù)邏輯框圖 其仿真時(shí)序圖如圖 415 所示。日計(jì)數(shù)模塊的時(shí)序仿真圖如圖 413 所示，仿真圖滿足設(shè)計(jì)的要求。 end SEC。 end if。 else r0:=1001。139。 else r0:=0000。139。139。039。 elsif clk39。 then r0:=0000。 end process。 end if。 sr1=0011。 begin process(sel) begin if sel=001 then sr0=0001。 a,b:out std_logic_vector(3 downto 0)。 use 。 圖 411 秒時(shí)鐘仿真波形 日計(jì)數(shù)模塊 由于一年中各個(gè)月份的日的長(zhǎng)短不同，共有 2 2 30 和 31 天四種情況，可知日由年和月共同決定，如表 41。 end process。 end if。 elsif m00000 then m0:=m01。 elsif mdec=39。 ca=39。 else m0:=0000。 then if m0=1000 and m1=0101 then ca=39。 if madd=39。event and clk=39。 m1:=0000。 architecture SEC of miao is begin process(enl,clk,res) 24 variable m0,m1:std_logic_vector(3 downto 0)。 entity miao is port(enl,res,clk,madd,mdec:in std_logic。 圖 410 秒計(jì)數(shù)模塊框圖 輸入端口 ENL 是秒時(shí)鐘使能信號(hào)，也是整個(gè)數(shù)字中的使能信號(hào)，高電平有效； RES 是異步清零信號(hào)； CLK 是秒脈沖輸入端口； MADD和 MDEC 是同步校時(shí)控制信號(hào)， MADD 是控制秒信號(hào)加一， MDEC 是控制秒信號(hào)減一；輸出端口 A[3..0]是秒時(shí)鐘的低位， B[3..0]是高位； CA端口是進(jìn)位輸出端口，當(dāng)秒計(jì)數(shù)到 59 時(shí)輸出高電平，其它時(shí)候輸出低電平。 end behav。 when others =key_code=1111。 when 10110111=key_code=1011。 when 11010111=key_code=0111。 when 11100111=key_code=0011。139。 key_code:out std_logic_vector(3 downto 0))。 use 。 該模塊框圖如圖 48 所示。 第二個(gè)進(jìn)程是根據(jù)狀態(tài)變量的狀態(tài)進(jìn)行列線的低電平的逐位輸出。 end process。 end if。039。139。 end if。139。 20 process(clky) begin if(clky39。 else sig_=1110。)then jt:=sig_(3)。event and clky=39。 end if。 counter=counter+39。039。139。 19 begin sig2=key_pre。 end ajsm。 entity ajsm is port(clky,key_pre:in std_logic。鍵盤掃描程序如下： library ieee。 Key_pre 是由去抖模塊輸出的有鍵按下的信號(hào)，這個(gè)信號(hào)引發(fā)按鍵掃描模塊內(nèi)部信號(hào)的變化，在該狀態(tài)信號(hào)的作用下，模塊可以鍵盤掃描。所以計(jì)數(shù)過(guò)程不會(huì)受抖動(dòng)影響。 end behav。 end if。039。 end if。039。139。 tmp1=sig1(0)and sig1(1)and sig1(2)and sig1(3)。 end qudou。 use 。該模塊的邏輯框圖如圖 46 所示。當(dāng)然，一個(gè)完整的按鍵掃描 過(guò)程還需要配合相應(yīng)的鍵盤去抖手段才能正確的識(shí)別按鍵，不會(huì)發(fā)生重鍵和錯(cuò)誤判斷等情況。如圖所示，行線通 15 過(guò)一個(gè)電阻被上拉到 +5V 電壓。該模塊的時(shí)序仿真圖如圖 44 所示，滿足設(shè)計(jì)要求。分頻電路的邏輯框圖 如圖 42所示。 石英晶體的選頻特性非常好，只有某一頻率點(diǎn)的信號(hào)可以通過(guò)它 ，其它 頻率段的信號(hào)均會(huì)被它所衰減 ， 而且 ， 振蕩信號(hào)的頻率與振蕩電路中的 R、 C元件的數(shù)值無(wú)關(guān)?？刂菩盘?hào)由 44矩形鍵盤輸入。日期部分由于日有 28天、 29天、 30天、 31天 4種情況，故日由年和月共同判斷其天數(shù)，日計(jì)滿后向月進(jìn)位，月滿后向年進(jìn)位。其總體框架如圖 32。圖 31 所示為數(shù)字鐘的一般構(gòu) 10 成框圖。這種輸入方式最后所能達(dá)到的工作速度和芯片利用率也是主要取決于綜合軟件。電路原理圖方式描述比較直觀和高效，對(duì)綜合軟件的要求不高。 。編程語(yǔ)言主要有 VHDL和 Verilog兩種硬件描述語(yǔ) 言；編程工具主要是兩大廠家Altera和 Xilinx的集成綜合 EDA軟件（如 MAX+plusII、 QuartusII、Foundation、 ISE）以及第三方工具（如 FPGA Express、 Modelsim、 Synposys SVS等）。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就修改 VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計(jì)要求。一般的設(shè)計(jì)，也可略去這一步驟。 仿真綜合庫(kù) 器件編程文件 錯(cuò)誤 ! 未 找 到 引 用源。 適 配 器 錯(cuò)誤 !未找到引用源。 編譯器 錯(cuò)誤 !未找到引用源。 ，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。 7 圖 22 CPLD/FPGA系統(tǒng)設(shè)計(jì)流程 流程說(shuō)明： “自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。 FPGA系統(tǒng)設(shè)計(jì)流程 一般說(shuō)來(lái)，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是 TOP DOWN（自頂向下）的設(shè)計(jì)方法。 IOB輸出端配有兩只 MOS管，它們的柵極均可編程，使 MOS管導(dǎo)通或截止，分別經(jīng)上拉電阻接通 Vcc、地線或者不接通，用以改善輸出波形和負(fù)載能力。當(dāng) IOB控制的引腳被定義為輸入時(shí)，通過(guò)該引腳的輸入信號(hào)先送入輸入緩沖器。 /輸出模塊 IOB。這些數(shù)據(jù)選擇器的地址控制信號(hào)均由編程信息提供，從而實(shí)現(xiàn)所需的電路結(jié)構(gòu)。邏輯函數(shù)發(fā)生器 H有 3個(gè)輸入信號(hào)；前兩個(gè)是函 數(shù)發(fā)生器的輸出 G’和 F’，而另一個(gè)輸入信號(hào)是來(lái)自信號(hào)變換電路的輸出 H1。圖 21是 CLB基本結(jié)構(gòu)框圖，它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。 FPGA一般由 3種可編程電路和一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器 SRAM組成。通過(guò)軟件仿真可以事先驗(yàn)證設(shè)計(jì)的正確性，在 PCB完成以后，利用CPLD/FPGA的在線修改功能，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。 本設(shè)計(jì)小組成員共有三人：其他兩人分別采用原理圖設(shè)計(jì)和 Verilog HDL 語(yǔ)言設(shè)計(jì)。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。在這快速發(fā)展的年代，時(shí)間對(duì)人們來(lái)說(shuō)是越來(lái)越寶貴，在快節(jié)奏的生活時(shí)，人們往 3 往忘記了時(shí)間，一旦遇到重要的事情而忘記了時(shí)間，這將會(huì)帶來(lái)很大的損失。因此，本設(shè)計(jì)采用可編程邏輯器件實(shí)現(xiàn)。 EDA 技術(shù)，技術(shù)以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開(kāi)發(fā)軟件，自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯，邏輯化簡(jiǎn) ，邏輯分割，邏輯映射，編程下載等工作。 課題相關(guān)技術(shù)的發(fā)展 當(dāng)今電子產(chǎn)品正向功能多元化 ,體積最小化 ,功耗最低化的方向發(fā)展 。但無(wú)論有無(wú)編碼以及采用什么樣的編碼，最后都要轉(zhuǎn)換成為相應(yīng)的鍵值，以實(shí)現(xiàn)按鍵功能程序的轉(zhuǎn)移。而 FPGA是特殊的 ASIC芯片，與其他的 ASIC芯片相比，它具有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制造成本低、開(kāi)發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì) 量穩(wěn)定以及可實(shí)