【正文】 b0。b1) 河北大學(xué) 2021屆本科生畢業(yè)論文 (設(shè)計(jì) ) 41 gegin if(disp_drive339。 minute_set0=minute0。 reg [2:0] disp_drive。 input [3:0] second1,second0。 input TimeSet_EN。 output [3:0] hour_set1,hour_set0。b0。b1。 f60hz = 139。 f60hz = 139。b1。b0。 always (posedge clk) begin if(CNT1 839。 output f200hz,f60hz,f1hz。 339。b000010。b011: alarmclock_disp_select=639。 339。b100000。 else minute_set0=439。b000001。 else minute_set1=439。b000010。 else minute_set0=439。b000100。 else minute_set1=439。b001000。 else hour_set0=439。amp。b1001)) hour_set0=hour_set0+439。 if(hour_set1439。b0。 if(hour_set1439。b000。b1) begin if(disp_driver!=339。b1。amp。(minute_set1==minute1)amp。 always begin if((hour_set1==hour1)amp。 reg [3:0] hour_set1,hour_sey0。 input clk_200Hz,EN,SW1,SW2。b000000。 239。b010000。b00: disp_select=639。 河北大學(xué) 2021屆本科生畢業(yè)論文 (設(shè)計(jì) ) 35 month0=set_month0。 defult:disp_select=639。b001000。b01: disp_select=639。 case(auto_disp_driver) 239。 day0=auto_day0。(Data_EN==139。 reg [1:0] auto_disp_driver。 input [3:0] set_month1,set_month0,set_day1,set_day0。 end endcase end 河北大學(xué) 2021屆本科生畢業(yè)論文 (設(shè)計(jì) ) 34 endmodule module datecontrol(clk, Date_EN, EN1,auto_month1,auto_month0,auto_day1,auto_day0,disp_dtiver, EN2,set_month1,set_month0,set_day1,set_day0, month1,month0,day1,day0,disp_select)。b1001) day_set0=day_set0+439。 else day_set1=439。 239。b1001) month_set0=month_set0+439。 else month_set1=439。 end end always (posedge SW2) begin case(disp_drive) 239。b11) disp_drive=disp_drive+239。 reg [1:0] disp_drive。 output [1:0] disp_drive。b1。b1。 else begin day0=439。amp。amp。amp。 else month1=439。 else begin month0439。amp。b0001)) month0=month0+439。 if(month0439。b0011) day1=day1+439。b1。b1001)amp。b0001)amp。b1001)amp。b0110)amp。b0100)amp。b1。 else begin month0439。amp。b0001)) month0=month0+439。 if((month0439。b0011) day1=day1+439。b1。b1001)amp。(day1439。(month1439。(month1439。(month1439。(month1439。(month1439。(month1439。(month1439。b1。 河北大學(xué) 2021屆本科生畢業(yè)論文 (設(shè)計(jì) ) 30 reg EO1。 end endcase end endmodule module autodate(EN1,EN2,month1,month0,day1,day0,EO1)。 Date_EN=139。 Stopwatch_EN=139。 end default: begin Timepiece_EN=139。 Date_EN=139。 Stopwatch_EN=139。b101: begin Timepiece_EN=139。b1。b0。b0。 DateSet_EN=139。 Alarmclock_EN=139。 TimSet_EN=139。b0。b0。b0。 end 339。 Date_EN=139。 Stopwatch_EN=139。b001: begin Timepiece_EN=139。b0。b0。b1。 else Function=339。 reg [2:0] Function。 reg Stopwatch_EN。 output DateSet_EN。 output TimSet_EN。 time_disp_select b2vinst6(.clk_1kHz(Clock), .clk_200Hz(SYNTHSIZED_WIRE_44), .Time_EN(SYNTHSIZED_WIRE_41), .TimeSet_EN(SYNTHSIZED_WIRE_42), .timeset_disp_driver(SYNTHSIZED_WIRE_21), .timr_disp_select(SYNTHSIZED_WIRE_40))。 stopwatch b2v_inst2(.EN(SYNTHSIZED_WIRE_51), .clk1(SYNTHSIZED_WIRE_12), .clk2(SYNTHSIZED_WIRE_13), .F_out(SYNTHSIZED_WIRE_0))。 wire [3:0] SYNTHSIZED_WIRE_37。 wire [5:0] SYNTHSIZED_WIRE_29。 wire SYNTHSIZED_WIRE_16。 wire SYNTHSIZED_WIRE_51。 wire [3:0] SYNTHSIZED_WIRE_47。 wire SYNTHSIZED_WIRE_43。 output [65:0] disp_select。 input SW1。為我以后的學(xué)習(xí)和工作積累了寶貴的經(jīng)驗(yàn)。在論文的修改過(guò)程中 ，唐老師細(xì)心的審核并且對(duì)錯(cuò)誤的地方提出改正意見和修改措施。 河北大學(xué) 2021屆本科生畢業(yè)論文 (設(shè)計(jì) ) 22 謝 辭 畢業(yè)設(shè)計(jì)快要完成了， 我在指導(dǎo)老師悉心指導(dǎo)和幫助下，同時(shí)通過(guò)自己的努力，完成了 畢業(yè)設(shè)計(jì)和這篇學(xué)位 論文 。在 MAX+PLUSⅡ軟件中把 FPGA 器件管腳設(shè)定后，將程序再編譯一次，最終生成可以下載的目標(biāo)文件。 f1Hz： 1Hz 時(shí)鐘信號(hào)。 alarmclock_disp_select:鬧鐘設(shè)置位選信號(hào)。 hour1,hour0:當(dāng)前小時(shí)顯示。 該模塊實(shí)現(xiàn)的是日期的自動(dòng)工作模式與設(shè)置模式的控制。 set_month1,set_month0,set_day1,set_day0：日期設(shè)置。 Date_EN：日期顯示輸入。 month_set1,month_sey0:月份設(shè)置。 該模塊是在時(shí)間的自動(dòng)工作模式下，日期中的天數(shù)會(huì)在小時(shí)記數(shù)到 24 后自動(dòng)加 1，與河北大學(xué) 2021屆本科生畢業(yè)論文 (設(shè)計(jì) ) 15 時(shí)間一起自動(dòng)正常工作。 仿真波形如圖 312 所示： 圖 312 秒表模塊仿真波形 日期自動(dòng)工作模塊 日期自動(dòng)工作模塊如圖 313所示： 圖 313日期自動(dòng)工作模塊 EN1:手動(dòng)模式下的遞增輸入信號(hào)，是時(shí)間模 塊的進(jìn)位。 仿真波形如圖 310 所示： 圖 310 顯示模塊波形 秒表模塊 秒表模塊如圖 311所示 ： 河北大學(xué) 2021屆本科生畢業(yè)論文 (設(shè)計(jì) ) 14 圖 311秒表模塊 clk1:時(shí)鐘信號(hào)。 day1,day0:需要顯示的天樹。 Date_EN:日期顯示輸入。 alarmclock_disp_select:鬧鐘的位選信號(hào)輸入。 Alarmclock:鬧鐘設(shè)置功能。 仿真波形如圖 36所示： 河北大學(xué) 2021屆本科生畢業(yè)論文 (設(shè)計(jì) ) 11 圖 36 時(shí)間數(shù)據(jù)與時(shí)間設(shè)置數(shù)據(jù)多路選擇器仿真波形 時(shí)間及其設(shè)置模塊 時(shí)間及其設(shè)置模塊如圖 37所示 ： 圖 37時(shí)間及其設(shè)置模塊 該模塊實(shí)現(xiàn)的是時(shí)間的顯示和設(shè)置的功能。 hour_1,hour_0:當(dāng)前小時(shí)輸出。 second1,second0: 自動(dòng)模式下的秒輸入 。當(dāng) Timeset_EN 為高電平設(shè)置有效。 minute1_set1,minute_set0: 設(shè)置時(shí)間后的分鐘數(shù)。 hour1,hour0:小時(shí)輸入。 DateSet_EN:輸出日期調(diào)整與設(shè)置。 Timeset_EN:輸出時(shí)間的設(shè)置與調(diào)整。除此之外，我們還可以使用現(xiàn)有的成熟的模塊化程序塊從而節(jié)省了開發(fā)資源。它可以進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)。有 VHDL、 VerilogHDL 等等。在進(jìn)行布線和引腳分配后將程序下載至硬件電路上檢測(cè)功能。它是指對(duì) 設(shè)計(jì)好的程序進(jìn)行語(yǔ)法上的初步調(diào)試。使用MAX+PLUSII，從設(shè)計(jì)輸入到器件編程完畢大約只需幾小時(shí)。 由于本設(shè)計(jì) 選用 Altera 公司 生產(chǎn) 的 FLEX 系列芯片，所以選用與其相對(duì)應(yīng)的MAX+PLUSⅡ 軟件進(jìn)行 編輯 、編譯、仿真 、芯片編程 等 設(shè)計(jì)工作 。 圖 24并行 LED數(shù)碼管動(dòng)態(tài) 掃描 顯示電路 (共陰 ) 數(shù)字鐘編譯仿真 軟件 的選擇 編譯 環(huán)境采用 MAX+plusII 軟件，它是 Altera 公司推出的的第三代 PLD 開 發(fā)系統(tǒng) 。 與之相對(duì)的， 共陰極是發(fā)光二極管的陰極接地，當(dāng)數(shù)碼管的陽(yáng)極為高電平時(shí)，該管相對(duì)應(yīng)的部分將會(huì)發(fā)光 。 APEX20K 是 Altera 公司生產(chǎn)首款帶有多核架構(gòu)可編程邏輯器件，時(shí)鐘速度高達(dá)822MHz。 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 等電路的 電平兼容。使用上具有很大的靈活性。 時(shí)間，狀態(tài)顯示 河北大學(xué) 2021屆本科生畢業(yè)論文 (設(shè)計(jì) ) 5 消抖電路的設(shè)計(jì) 消抖電路分為積分法和比較法，比較法用于消除由電平抖動(dòng)引起的毛刺，通過(guò)一個(gè)標(biāo)準(zhǔn)電平來(lái)比較實(shí)現(xiàn)消抖。 2 調(diào)整 健 2用于鬧鐘設(shè)置，日期顯示﹑調(diào)整秒表等調(diào)整的加減操作。 功能 5 日期顯示。 功能鍵用來(lái)選擇不同的功能模式： 功能 1： 時(shí)間的正常顯示功能。 (2)24 進(jìn)制計(jì)數(shù) 器和 60 進(jìn)制計(jì)數(shù)器 24 進(jìn)制計(jì)數(shù)器和 60 進(jìn)制計(jì)數(shù)器受使能控制信號(hào)控制 應(yīng)當(dāng) 允許計(jì)數(shù) ,通過(guò)調(diào)用這兩個(gè)元件可以實(shí)現(xiàn)計(jì)時(shí)。當(dāng)數(shù)字鐘工作于計(jì)時(shí)狀態(tài)時(shí) ,3 個(gè)計(jì)數(shù)器的使能控制信號(hào)均有效 , 即允許計(jì)數(shù) 。當(dāng)數(shù)字鐘處于計(jì)時(shí)狀態(tài)時(shí) ,秒計(jì)數(shù)器的進(jìn)位輸出信號(hào)作為分鐘計(jì)數(shù)器的計(jì)數(shù)信號(hào) ,分鐘計(jì)數(shù)器的進(jìn)位輸出信號(hào)又作為小時(shí)計(jì)數(shù)器的計(jì)數(shù)信號(hào)。這種方法也稱之為自頂向下的系統(tǒng)設(shè)計(jì)方法。另外 ,在調(diào)試時(shí)可采用逆向調(diào)試方式 ,即從模塊調(diào)試向總體調(diào)試方向開展調(diào)試工作 ,使設(shè)計(jì)中出現(xiàn)的問(wèn)題在模塊級(jí)就能發(fā)現(xiàn) ,及時(shí)處理 ,這樣就會(huì)使一個(gè)復(fù)雜的設(shè)計(jì)變得容易調(diào)試 ,縮短了設(shè)計(jì)時(shí)間。這樣 ,可分別調(diào)整秒、分、時(shí)。數(shù)字鐘除了能夠正常計(jì)時(shí)外 ,還應(yīng)能夠?qū)r(shí)間進(jìn)行調(diào)整。 研究?jī)?nèi)容主要有熟悉 FPGA 的編程方法，掌握基于 FPGA 的動(dòng)態(tài)數(shù)碼管顯示技術(shù)，以及VerilogHDL 語(yǔ)言的 編程方法。計(jì)算機(jī)技術(shù)帶來(lái)了科研和生產(chǎn)的許多重大飛躍，微型計(jì)算機(jī)的應(yīng)用已滲透到生產(chǎn)、生活的各個(gè)方面。在硬件方面主要由 控制開關(guān)、消抖電路、 APEX 20KE FPGA 和 LED 顯示等幾部分組成。 本科生畢業(yè)論文（設(shè)計(jì)） 題目 ： 基于 FPGA的 多功能 數(shù)字鐘設(shè)計(jì) 學(xué)