【正文】 ....................... 3 2 FPGA 簡介 ............................................................................... 4 FPGA 概述 ...................................................................... 4 FPGA 基本結(jié)構(gòu) .............................................................. 4 FPGA 系統(tǒng)設(shè)計(jì)流程 ...................................................... 6 FPGA 開發(fā)編程原理 ...................................................... 8 3 數(shù)字鐘總體設(shè)計(jì)方案 .............................................................. 9 數(shù)字鐘的構(gòu)成 ................................................................. 9 數(shù)字鐘的工作原理 ....................................................... 11 4 單元電路設(shè)計(jì) ......................................................................... 13 分頻模塊電路設(shè)計(jì)與實(shí)現(xiàn) ........................................... 13 校時(shí)控制模塊電路設(shè)計(jì)與實(shí)現(xiàn) ................................... 14 鍵盤接口電路原理 .............................................. 14 鍵盤接口的 VHDL 描述 ..................................... 15 計(jì)數(shù)模塊設(shè)計(jì)與實(shí)現(xiàn) ................................................... 23 秒計(jì)數(shù)模塊 .......................................................... 23 日計(jì)數(shù)模塊 .......................................................... 25 月計(jì)數(shù)和年計(jì)數(shù)模塊 .......................................... 28 動(dòng)態(tài)掃描及顯示電路設(shè)計(jì)與實(shí)現(xiàn) ............................... 30 動(dòng)態(tài)掃描模塊 ...................................................... 30 顯示模塊 .............................................................. 31 5 實(shí)驗(yàn)結(jié)論與研究展望 ............................................................ 32 實(shí)驗(yàn)結(jié)論 ....................................................................... 32 研究展望 ....................................................................... 33 II 致謝 ............................................................................................... 34 附錄 ................................................................................................35 參考文獻(xiàn) ............................................................................ 錯(cuò)誤 !未定義書簽。 基于 FPGA 的數(shù)字鐘設(shè)計(jì) （ VHDL 語言實(shí)現(xiàn)） II 摘要 本設(shè)計(jì)采用 EDA 技術(shù)， 以硬件描述語言 VHDL 為系統(tǒng)邏輯描述手段設(shè)計(jì)文件，在 MaxplusII 工具軟件環(huán)境下，采用自頂向下的設(shè)計(jì)方法，由各個(gè)基本模塊共同構(gòu)建了一個(gè)基于 FPGA 的數(shù)字鐘。 FPGA。因此，鍵信息輸入是與軟件結(jié)構(gòu)密切相關(guān)的過程。 EDA 技術(shù)正是為了適應(yīng)現(xiàn)代電子技術(shù)的要求，吸收眾多學(xué)科最新科技成果而形成的一門新技術(shù)。新 產(chǎn)品、新技術(shù)層出不窮，電子技術(shù)的發(fā)展更是日新月異。具有校時(shí)以及報(bào)時(shí)功能，可以對(duì)年、月、日、時(shí)、分及秒進(jìn)行單獨(dú)校對(duì)，使其校正到標(biāo)準(zhǔn)時(shí)間。這些優(yōu)點(diǎn)使得 CPLA/FPGA技術(shù)在 20世紀(jì) 90年代以后得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了 EDA軟件和硬件描述語言 HDL的進(jìn)步。 G有 4個(gè)輸入變量 G G G3和 G4； F也有 4個(gè)輸入變量 F F F3和 F4。 F和 G的輸入等效于 ROM的地址碼，通過查找 ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。通過編程給數(shù)據(jù)選擇器不同的控制信息，確定送至 CLB陣列的 I1和 I2是來自輸入緩沖器，還是來自觸發(fā)器。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。一般情況下，這一仿真步驟可略去。 適配后時(shí)序仿真 適配報(bào)告 錯(cuò)誤 !未找到引用源。 ，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：（ a）適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；（ b）適配后的仿真模型；（ c）器件編程文件。 HDL既可以描述底層設(shè)計(jì)，也可以描述頂層的設(shè)計(jì)，但它不容易做到較高的工作速度和芯片利用率。在圖形的方式下定義好各個(gè)工作狀態(tài)，然后在各個(gè)狀態(tài)上輸入轉(zhuǎn)換條件以及相應(yīng)的輸入輸出，最后 生成 HDL語言描述，送去綜合軟件綜合到可編程邏輯器件的內(nèi)部。其中的控制邏輯電路是比較靈活多樣的，不斷完善它可以增強(qiáng)數(shù)字鐘的功能。計(jì)時(shí)出現(xiàn)誤差時(shí)，可以用校時(shí)電路校時(shí)、校分、校秒和校年、校月和校日。然后再利用分頻電路 ， 將其輸出信號(hào)轉(zhuǎn)變?yōu)槊胄盘?hào)，其組成框圖如圖 41。下面先介紹鍵盤接口電路的工作原理，如圖 45。模塊的實(shí)現(xiàn)方法是先判斷是否有按鍵按下，如有按鍵按下則延時(shí)一段時(shí)間，待抖動(dòng)過去之后再讀行線狀態(tài)，如果仍有低電平行線，則確定有按 16 鍵按下，然后產(chǎn)生一個(gè)有按鍵按下的信號(hào)。 row:in std_logic_vector(3 downto 0)。 process(clk1) begin if(clk139。139。 else counter=counter+39。由于計(jì)數(shù)脈沖為 1KHZ，故從有按鍵按下到輸入信號(hào)產(chǎn)生大概需要 15ms。 SCAN_CODE[7..0]是掃描的鍵碼輸出端口。 :out std_logic_vector(3 downto 0)。 process(clky) begin if(clky39。 else sig1=39。 process(clky) 列線逐位輸出低電平 variable jt :std_logic。 end loop。139。 process(clky) 鍵碼信號(hào)賦值 begin if(clky39。 sig_。 程序說明： 該程序較長，用個(gè) 4 個(gè)進(jìn)程，這里逐一介紹。 圖 48 鍵碼轉(zhuǎn)換模塊邏輯框圖 鍵碼轉(zhuǎn)換的核心程序如下： library ieee。 architecture behav of jmzh is begin process(clky) begin if(clky39。 when 11011101=key_code=0101。 when 01111101=key_code=1101。 完整的鍵盤程序應(yīng)加上剛開始介紹的分頻模塊，鍵盤接口電路總的邏輯連接框圖如圖 49 所示。 ca:out std_logic)。039。 or enl=39。 if m10101 then m0:=0000。 then if m0=0000 and m1=0000 then m0:=1001。 a=m0。 表 41 日長短邏輯表 年 月 二月 日 SEL[0] SEL[1] SEL[2] —— 0 0 0 —— 1 0 0 31 0 1 0 —— 1 1 0 30 0 0 1 29 1 0 1 28 0 1 1 —— 1 1 1 —— 日計(jì)數(shù)模塊的邏輯框圖如圖 412 所示輸入引腳 SEL[2..0]是決定日 26 長短的輸入信號(hào)，其它信號(hào)功能與秒計(jì)數(shù)模塊功能類似。 end ri。 if sel=100 then sr0=1001。 begin if res=39。139。 r1:=0000。 end if。 end if。 sel[0]由年計(jì)數(shù)模塊輸入， sel[1]和 sel[2]由月計(jì)數(shù)模塊輸入。 29 圖 415 月模塊仿真時(shí)序圖 2． 年計(jì)數(shù)模塊的邏輯框圖如圖 416 所示。 圖 417 年模塊仿真時(shí)序圖 動(dòng)態(tài)掃描及顯示電路設(shè)計(jì)與實(shí)現(xiàn) 動(dòng)態(tài)掃描模塊 動(dòng)態(tài)掃描電路將計(jì)數(shù)器輸出的 8421BCD 碼轉(zhuǎn)換為 數(shù)碼管需要的邏輯狀態(tài)，并且輸出數(shù)碼管的片選信號(hào)和位選信號(hào)。當(dāng)其為低電平時(shí)顯示年、月和日；其它輸入端口接計(jì)數(shù)模塊輸出的數(shù)據(jù)；輸出端口DATAOUT[3..0]動(dòng)態(tài)輸出掃描的數(shù)據(jù)；端口 WSEL[3..0]輸出數(shù)碼管的片選信號(hào)。學(xué)會(huì)了利 Max+plus 和 QuarterII 軟件進(jìn)行原理圖的繪制，硬件描述語言 VHDL 的編寫，程序的仿真等工作。 ，發(fā)現(xiàn)的月加到 12 時(shí)，年則在沒有按鍵按下的情況下一直加計(jì)數(shù)。 34 致謝 在論文完成之際，我首先要向指導(dǎo) 老師和志強(qiáng)和章瑞平 老師表示最真摯的謝意。 由于本人學(xué)識(shí)有限，加之時(shí)間倉促，文中不免有錯(cuò)誤和待改進(jìn)之處，真誠歡迎各位師長、同學(xué)提出寶貴意見。 architecture SEC of yue is begin process(enl,clk,res) variable y0,y1:std_logic_vector(3 downto 0)。event and clk=39。 then if y0=0010 and y1=0001 then y0:=0001。 y1:=y1+1。 y1:=y11。 end if。 end process。 nsel:out std_logic)。 n3:=0000。 then if n01001 then n0:=n0+1。 end if。 n1:=1001。 n1:=1001。039。139。 end if。 use 。 architecture st of seltime is signal count:std_logic_vector(3 downto 0)。 end if。 when0011=dataout=m0。 when0101=dataout=y0。 9JWKf f wv Gt YM*J gamp。 MuW FA 5ux Y7J nD 6Y WRr W wc^ vR 9C pb K! zn% Mz 849 Gx ^Gj qv^ $U E9 wE w Z Qc UE% amp。 M uWF A5u xY 7