【正文】 是他們給于了我很多專業(yè)知識，為寫本文打下了堅實的基礎(chǔ)。35參考文獻[1] 王開軍,:機械工業(yè)出版社,2022，P2865[2] :電子工業(yè)出版社,2022, P55~P80[3] :清華大學出版社,1995, P26P55[4] 潘松， ：科學出版社,2022, P93P128[5] 陳新華，EDA 技術(shù)與應(yīng)用. 北京:機械工業(yè)出版社,2022[6] :電子工業(yè)出版社，1996[7] 符興昌，EDA 2022，52：268269[8] 曾繁泰，李冰，李曉林．EDA 工程概論．北京:清華大學出版社，2022．P197P236 [9] 劉君，常明，（VHDL）理工大學學報，2022，第 23 卷 第 4 期，4041[10] 曹瑞，基于 EDA 2022，72：27327536致 謝在本次畢業(yè)設(shè)計中，曾遇到過不少問題，如果單靠我個人的努力，是很難按時完成的，在此，謹對我的指導老師——劉瑤老師表示衷心的感謝。并能根據(jù)仿真結(jié)果分析設(shè)計的存在的問題和缺陷，從而進行程序的調(diào)試和完善。而整個數(shù)字鐘又是由振蕩器、分頻器、計數(shù)器、譯碼器、顯示器等幾部分組成。33第五章 總結(jié)本設(shè)計主要是在介紹了 EDA 及 VHDL 一些相關(guān)基本知識的基礎(chǔ)上，進一步采用 EDA 技術(shù)，以硬件描述語言 VHDL 為系統(tǒng)邏輯描述手段設(shè)計文件，在Max+plusII 工具軟件環(huán)境下，采用自頂向下的設(shè)計方法，由各個基本模塊共同構(gòu)建了一個多功能語音數(shù)字鐘，最后通過仿真出時序圖實現(xiàn)預(yù)定功能。（4） 按鍵 8，對應(yīng)的燈亮，為高電平，小時對應(yīng)的數(shù)碼管每秒以 24 進制循環(huán)增加。再按，等滅，為低電平，所有數(shù)碼管清零， 即 00 0 00 0 00。完成電子鐘基本功能仿真結(jié)果。 END ND。B=N1。139。139。039。039。 END IF。 ELSIF N0=0000 THEN N0:=1001。 N3:=N31。N3:=1001。 THEN IF N00000 THEN N0:=N01 。 END IF。 IF N2=1010 THEN N2:=0000。 N1:=N1+1。 OR ENL=39。EVENT AND CLK=39。N1:=0000。ARCHITECTURE ND OF NIAND ISBEGIN PROCESS(RES,ENL,CLK)VARIABLE N0,N1,N2,N3:STD_LOGIC_VECTOR(3 DOWNTO 0)。ENTITY NIAND ISPORT(ENL,RES,CLK,NADD,NDEC:IN STD_LOGIC。LIBRARY IEEE。其仿真時序圖如下圖所示。 A=Y0。139。 ELSE YSEL=39。 END IF。 ELSIF Y00000 THEN Y0:=Y01。 ELSIF YDEC=39。039。 CA=39。 OR ENL=39。 THEN CA=39。039。139。 ERYUE,YSEL,CA:OUT STD_LOGIC)。USE 。第二個進程主要實現(xiàn)計數(shù)和加減控制。END PROCESS。 END IF。 ELSIF R00000 THEN R0:=R01。 ELSIF RDEC=39。039。 CA=39。 OR ENL=39。 THEN CA=39。039。139。 END IF。 SR1=0010。 IF SEL=011 THEN SR0=0000。ARCHITECTURE SEC OF RI ISSIGNAL SR0,SR1:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。如果在報警過程鐘，是報警中斷 STOP 置高電平，則報警中止，置低電平時報警恢復(fù)。END SSS_ARC。039。 END IF。139。ARCHITECTURE SSS_ARC OF ALERT IS BEGIN22 PROCESS(CLK) BEGIN IF CLK39。ENTITY ALERT ISPORT(M1,M0,S1,S0:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END PROCESS。 WHEN 1000=DOUT=1111111。21 WHEN 0100=DOUT=1100110。ARCHITECTURE BEHAV OF SEGMENT7 ISBEGIN PROCESS(DATA) BEGIN CASE DATA IS WHEN 0000=DOUT=0111111。USE 。 SEL=COUNT。 WHEN 100=DATA=IN5。PROCESS(COUNT)BEGIN CASE COUNT IS WHEN 000=DATA=IN1。 ELSE COUNT=COUNT+1。 ELSIF CLKSCAN39。ARCHITECTURE RT1 OF MUX6_1SCAN IS SIGNAL COUNT:STD_LOGIC_VECTOR(2 DOWNTO 0)。 IN1,IN2,IN3,IN4,IN5,IN6:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 掃描模塊1）源程序如下：LIBRARY IEEE。END IF。END IF。EVENT AND CLK=39。PROCESS(CLK,RESET) BEGIN IF (RESET=39。 系統(tǒng)復(fù)位信號 DAOUT: OUT STD_LOGIC_VECTOR(5 DOWNTO 0))。USE 。 END PROCESS。ENHOUR_1=39。ENHOUR_1=39。 END IF。 COUNT=0000000。EVENT AND CLK=39。)THEN COUNT=0000000。ENHOUR_2=(SETHOUR AND CLKS)。 分計數(shù)值END ENTITY MINUTE。 時設(shè)置時鐘信號 RESET: IN STD_LOGIC。USE 。 END PROCESS。 ENMIN_1=39。ELSIF(COUNT1660)THENCOUNT=COUNT+1。ELSECOUNT=COUNT+7。139。 ENMIN_1=39。ENMIN=(ENMIN_1 OR ENMIN_2)。ARCHITECTURE ART OF SECOND IS SIGNAL COUNT :STD_LOGIC_VECTOR(6 DOWNTO 0)。 系統(tǒng)復(fù)位信號 SETMIN:IN STD_LOGIC。USE 。經(jīng)分頻后輸出 1HZ 的標準秒信號 CLK4MHZ 的按鍵掃描信號、1KHZ 的按鍵去抖信號和 500HZ 用于報時模塊的輸入信號。然后再利用分頻電路，將其輸出信號轉(zhuǎn)變?yōu)槊胄盘?。同時整個計數(shù)器有清零，調(diào)時，調(diào)分功能。HOUR 模塊的時鐘由 SETHOUR 和 MINUTE 記到 60的進位兩部分組成。當計數(shù)器的低四位不為 1001 時，計數(shù)器加1。當計數(shù)11器的低四位不為 1001 時，計數(shù)器加 1。也可以對電子鐘復(fù)位，重新開始計時。“時計數(shù)器”采用 24 進制計數(shù)器，可實現(xiàn)對一天 24 小時的累計。它的計時周期為 24 小時；顯示滿刻度為 23 時 59 分 59 秒，另外具備校時功能。他們均由各子模塊源程序生成。MAX+plusⅡ是美國加州 Altera 公司推出的專門用于電子線路仿真實驗與設(shè)計的“虛擬電子工作平臺” 。Altera 公司推出的 MAX+plusⅡ軟件是專門用于電子電路仿真的“虛擬電子工作臺”軟件，它是目前全球最直觀、最高效的 EDA 軟件。 VHDL 的設(shè)計步驟采 用 VHDL 的 系 統(tǒng) 設(shè) 計 ， 一 般 有 以 下 6 個 步 驟 ：1） 要 求 的 功 能 模 塊 劃 分 ；2） VHDL 的 設(shè) 計 描 述 （ 設(shè) 計 輸 入 ） ；3） 代 碼 仿 真 模 擬 （ 前 仿 真 ） ；74） 計 綜 合 、 優(yōu) 化 和 布 局 布 線 ；5） 布 局 布 線 后 的 仿 真 模 擬 （ 后 仿 真 ） ；6） 設(shè) 計 的 實 現(xiàn) （ 下 載 到 目 標 器 件 ） 。外 部 的 實 體 名 或 連 接 由 實 體 聲 明 Entity 來 描 述 。 它 在 語 法上 與 現(xiàn) 代 編 程 語 言 相 似 ， 但 包 含 了 許 多 與 硬 件 有 特 殊 關(guān) 系 的 結(jié) 構(gòu) 。5） 靈 活 性VHDL 最 初 是 作 為 一 種 仿 真 標 準 格 式 出 現(xiàn) 的 ， 有 著 豐 富 的 仿 真 語 句 和庫 函 數(shù) 。3） 獨 立 性VHDL 的 硬 件 描 述 與 具 體 的 工 藝 技 術(shù) 和 硬 件 結(jié) 構(gòu) 無 關(guān) 。 VHDL 是 一 種 設(shè) 計 、 仿 真 和 綜 合 的 標 準 硬 件 描 述 語 言 。 這 種 將 設(shè) 計實 體 分 成 內(nèi) 外 部 分 的 概 念 是 VHDL 系 統(tǒng) 設(shè) 計 的 基 本 點 。5VHDL 主 要 用 于 描 述 數(shù) 字 系 統(tǒng) 的 結(jié) 構(gòu) ， 行 為 ， 功 能 和 接 口 。 現(xiàn) 在 ， VHDL和 Verilog 作 為 IEEE 的 工 業(yè) 標 準 硬 件 描 述 語 言 ， 又 得 到 眾 多 EDA 公 司的 支 持 ， 在 電 子 工 程 領(lǐng) 域 ， 已 成 為 事 實 上 的 通 用 硬 件 描 述 語 言 。 1987 年 底 ， VHDL 被IEEE 和 美 國 國 防 部 確 認 為 標 準 硬 件 描 述 語 言 。主 要 用 于 描 述 離 散 電 子 系 統(tǒng) 的 結(jié) 構(gòu) 和 行 為 。使用CPLA/FPGA開發(fā)數(shù)字電路，可以大大縮短設(shè)計時間，減少PCB面積，提高系統(tǒng)的可靠性。 可編程邏輯器件FPGAFPGA是現(xiàn)場可編程門陣列（Field Programmable Gate Array）的簡稱，與之相應(yīng)的CPLD是復(fù)雜可編程邏輯器件（Complex Programmable Logic Device）的簡稱，兩者的功能基本相同，只是實現(xiàn)原理略有不同，所以有時可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或4CPLD/PGFA。 EDA 技 術(shù) 就 是 以 計 算 機 為 工 具 ， 設(shè) 計 者 在 EDA 軟 件 平 臺 上 ，用 硬 件 描 述 語 言 HDL 完 成 設(shè) 計 文 件 ， 然 后 由 計 算 機 自 動 地 完 成 邏 輯 編 譯 、化 簡 、 分 割 、 綜 合 、 優(yōu) 化 、 布 局 、 布 線 和 仿 真 ， 直 至 對 于 特 定 目 標 芯 片的 適 配 編 譯 、 邏 輯 映 射 和 編 程 下 載 等 工 作 。在電子技術(shù)設(shè)計領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。在這快速發(fā)展的年代，時間對人們來說是越來越寶貴，在快節(jié)奏的生活時，人們往往忘記了時間，一旦遇到重要的事情而忘記了時間，這將會帶來很大的損失。因此，本設(shè)計采用可編程邏輯器件實現(xiàn)。EDA 技術(shù)，技術(shù)以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以硬件描述語言為系統(tǒng)邏輯描述主要表達方式，以計算機、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件的方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯，邏輯化簡，邏輯分割，邏輯映射，編程下載等工作。它與傳統(tǒng)的電子產(chǎn)品在設(shè)計上的顯著區(qū)別師大量使用大規(guī)?？删幊踢壿嬈骷?，使產(chǎn)品的性能提高，體積縮小，功耗降低。因此，研究數(shù)字鐘及擴大其應(yīng)用，有著非?，F(xiàn)實的意義。ASIC是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器。 have proof functions and the whole point timekeeping function. The design is mainly the introduction of the EDA and some related basic knowledge of VHDL, ba