【正文】 9。 if n3=1010 then n3:=0000。 n2:=n21。 and n1(0)=39。 use 。 if conv=39。 when0100=dataout=r1。 q Yp Eh5 pD x2z Vkum amp。 ks v*3t nG K8! z89 Am YWpaz ad Nu K Namp。 when0110=dataout=y1。 end if。 ： library ieee。 and n0(1)=39。 elsif n0=0000 and n1=0000 then n0:=1001。 n3:=n3+1。 n2:=0000。 b=y1。 else y0:=1001。139。 end yue。設(shè)計的過程變的相對簡單，容易修改等優(yōu)點，相信隨著電子技術(shù)的發(fā)展，數(shù)字鐘的功能會更加多樣化，滿足人們的各種需要。 在此次的數(shù)字鐘設(shè)計過程中，更進(jìn)一步地熟悉有關(guān)數(shù)字電路的知識和具體應(yīng)用。 表 42 閏年表 00 04 08 12 16 20 24 28 32 36 40 44 48 52 56 60 64 68 72 76 80 84 88 92 96 30 其仿真時序圖如圖 417 所示，滿足設(shè)計的要求。 程序中第一個進(jìn)程主要是對日的長短的設(shè)置， sr0 和 sr1 分別是日的低位和高位的信號，它們的值由輸入 sel[2..0]決定。 r1:=r1+1。event and clk=39。 end if。年中 0 表示閏年， 1 表示平年；月中 0 表示 10 和 12 月， 1 表示其它月份；二月中 1 表示 2 月， 0 表示其它月份。139。139。 a,b:out std_logic_vector(3 downto 0)。 when 01111110=key_code=1100。 end jmzh。 end behav。 end process。 for i in 3 downto 1 loop sig_(i)=sig_(i1)。 counter=00。 row:in std_logic_vector(3 downto 0)。 程序說明： 這段程序是實現(xiàn)按鍵消抖，在這里實現(xiàn)的比較簡單，原理是當(dāng)有按鍵按下的時候， temp1 會變成低電平，這時把 sig2 變成高電平，如果此時 counter 不為“ 1111”時，內(nèi)部計數(shù)器計數(shù)，從“ 0000”直到“ 1111”，當(dāng)計數(shù)到“ 1111”時， key_pre 輸出高電平，同時計數(shù)器清零。)then 17 sig2=39。 entity qudou is port(clk1:in std_logic。 圖 44 分頻模塊仿真圖 校時控制模塊電路設(shè)計與實現(xiàn) 鍵盤接口電路原理 校時控制模塊在本系統(tǒng)中也就是鍵盤接口電路部分。計數(shù)器的輸出分別經(jīng)譯碼器送數(shù)碼管顯示。一般大都使用成熟的 IP核和中小規(guī)模集成電路所搭成的現(xiàn)成電路，整體放到一片可編程邏輯器件的內(nèi)部去，所以硬件工作速度和芯片利用率很高，但是但項目很大的時候，該方法就顯得有些繁瑣；狀態(tài)機(jī)描述主要用來設(shè)計基于狀態(tài)機(jī)思想的時序電路。 邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。這一步驟適用于大型設(shè)計，因為對于大型設(shè)計來說，在綜合前對源代碼仿真，就可以大大減少設(shè)計重復(fù)的次數(shù)和時間。緩沖器的輸出分 成兩路：一路可以直接送到 MUX，另一路經(jīng)延 CLB CLB CLB CLB CLB CLB B CLB CLB CLB CLB CLB CLB CLB 可編程開關(guān)矩 輸入輸出模塊 互連資源 6 圖 21 CLB基本結(jié)構(gòu) 時幾納秒（或者不延時）送到輸入通路 D觸發(fā)器，再送到數(shù)據(jù)選擇器。 CLB中 3個邏輯函數(shù)發(fā)生器分別是 G、 F和 H，相應(yīng)的輸出是 G’ 、 F’和 H’。 課題研究的內(nèi)容 本設(shè)計主要研究基于 FPGA 的數(shù)字鐘，要求時間以 24 小時為一個周期 ,顯示年、月、日、時、分、秒。 它與傳統(tǒng)的電子產(chǎn)品在設(shè)計上的顯著區(qū)別師大量使用大規(guī)?？删幊踢壿嬈骷?，使產(chǎn)品的性能提高，體積縮小，功耗降低 .同時廣泛運用現(xiàn)代計算機(jī)技術(shù)，提高產(chǎn)品的自動化程度和競爭力，縮短研發(fā)周期。 VHDL。 1 基于 FPGA的數(shù)字鐘設(shè)計 1 緒論 現(xiàn)代社會的標(biāo)志之一就是信息產(chǎn)品的廣泛使用，支撐信息電子產(chǎn)品高速發(fā)展的基礎(chǔ)就是微電子制造工藝水平的提高和電子產(chǎn)品設(shè)計開發(fā)技術(shù)的發(fā)展。 EDA 技術(shù)，技術(shù)以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以硬件描述語言為系統(tǒng)邏輯描述主要表達(dá)方式，以計算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件的方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯，邏輯化簡 ，邏輯分割，邏輯映射，編程下載等工作。 本設(shè)計小組成員共有三人：其他兩人分別采用原理圖設(shè)計和 Verilog HDL 語言設(shè)計。邏輯函數(shù)發(fā)生器 H有 3個輸入信號；前兩個是函 數(shù)發(fā)生器的輸出 G’和 F’，而另一個輸入信號是來自信號變換電路的輸出 H1。 IOB輸出端配有兩只 MOS管，它們的柵極均可編程，使 MOS管導(dǎo)通或截止，分別經(jīng)上拉電阻接通 Vcc、地線或者不接通，用以改善輸出波形和負(fù)載能力。 編譯器 錯誤 !未找到引用源。如果仿真結(jié)果達(dá)不到設(shè)計要求，就修改 VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計要求。這種輸入方式最后所能達(dá)到的工作速度和芯片利用率也是主要取決于綜合軟件?？刂菩盘栍?44矩形鍵盤輸入。如圖所示，行線通 15 過一個電阻被上拉到 +5V 電壓。 end qudou。 end if。所以計數(shù)過程不會受抖動影響。 end ajsm。 counter=counter+39。 else sig_=1110。139。 第二個進(jìn)程是根據(jù)狀態(tài)變量的狀態(tài)進(jìn)行列線的低電平的逐位輸出。139。 when others =key_code=1111。 architecture SEC of miao is begin process(enl,clk,res) 24 variable m0,m1:std_logic_vector(3 downto 0)。 then if m0=1000 and m1=0101 then ca=39。 elsif m00000 then m0:=m01。 use 。 end if。039。139。日計數(shù)模塊的時序仿真圖如圖 413 所示，仿真圖滿足設(shè)計的要求。這樣做可以使每一個顯示塊顯示與自己相對應(yīng)的數(shù)據(jù)。 在設(shè)計電路中，往往是先仿真后連接實物圖，但有時候仿真和電路連接并不是完全一致的，例如在對具體模塊的仿真的過程中，往往沒有考慮到整體設(shè)計的層面以及與上下模塊接口的設(shè)計。無論在理論上還是在實踐中，都給與我很大的幫助 。139。 ca=39。 end if。 ： library ieee。event and clk=39。 end if。 elsif n0=0000 then n0:=1001。139。 39 use 。139。 when0011=dataout=r0。 g T XRm 6 X4 N Gp P$v ST Tamp。 gT XRm 6X 4N Gp P$v ST Tamp。 when0111=dataout=n0。 else count=count+1。 end nd。039。 n3:=n31。 if n2=1010 then n2:=0000。 n1:=0000。 a=y0。 elsif y00000 then y0:=y01。 or enl=39。 eryue,ysel,ca:out std_logic)。 本設(shè)計是采用硬件描述語言和 FPGA 芯片相結(jié)合進(jìn)行的數(shù)字鐘的研究，從中可以看出 EDA 技術(shù)的發(fā)展在一定程度上實 現(xiàn)了硬件設(shè)計的軟件化。 圖 419 數(shù)碼管位選實現(xiàn)電路 32 5 實驗結(jié)論與研究展望 實驗結(jié)論 將設(shè)計程序下載到實驗箱上運行調(diào)試后，最終結(jié)果與預(yù)期效果基本一致，年、月、日和時、分、秒能夠正常計數(shù)并能由控制鍵分別顯示，整點報時功能正常。將表 42 中的年份用二進(jìn)制表示即可得到以下規(guī)律：當(dāng)年個位 的后 2 位為“ 00”且十位的最后一位為“ 0”，或者年的個位的后 2 位為“ 10”且年十位的最后一位為“ 1”的時候，該年為閏年，否則為平年。 end SEC。 else r0:=0000。 elsif clk39。 sr1=0011。 圖 411 秒時鐘仿真波形 日計數(shù)模塊 由于一年中各個月份的日的長短不同，共有 2 2 30 和 31 天四種情況，可知日由年和月共同決定，如表 41。 elsif mdec=39。 if madd=39。 entity miao is port(enl,res,clk,madd,mdec:in std_logic。 when 10110111=key_code=1011。 key_code:out std_logic_vector(3 downto 0))。 end process。 end if。)then jt:=sig_(3)。039。 entity ajsm is port(clky,key_pre:in std_logic。 end behav。039。 use 。該模塊的時序仿真圖如圖 44 所示，滿足設(shè)計要求。日期部分由于日有 28天、 29天、 30天、 31天 4種情況，故日由年和月共同判斷其天數(shù)，日計滿后向月進(jìn)位，月滿后向年進(jìn)位。電路原理圖方式描述比較直觀和高效，對綜合軟件的要求不高。一般的設(shè)計，也可略去這一步驟。 ，主要是檢驗系統(tǒng)功能設(shè)計的正確性。當(dāng) IOB控制的引腳被定義為輸入時，通過該引腳的輸入信號先送入輸入緩沖器。圖 21是 CLB基本結(jié)構(gòu)框圖，它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。 課題相關(guān)技術(shù)的發(fā)展 當(dāng)今電子產(chǎn)品正向功能多元化 ,體積最小化 ,功耗最低化的方向發(fā)展 。 hardware description language。前者以微細(xì)加工技術(shù)為代表，而后者的 代表就是電子設(shè)計自動化（ electronic design automatic,EDA） 技術(shù)。最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。 4 2 FPGA簡介 FPGA概述 FPGA是現(xiàn)場可編程門陣列（ Field Programmable Gate Array） 的簡稱，與之相應(yīng)的 CPLD是復(fù)雜可編程邏輯器件（ Complex Programmable Logic Device） 的簡稱，兩者的功能基本相同，只是實現(xiàn)原理略有不同，所以有時可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或CPLD/PGFA。這個函數(shù)發(fā)生器能實現(xiàn) 3輸入變量的各種組合函數(shù)。 IR。 代碼級功能仿真 錯誤 !未找到引用源。 最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片 CPLD/FPGA中。 3 數(shù)字鐘總體設(shè)計方案 數(shù)字鐘的構(gòu)成 數(shù)字鐘實際上是一個對標(biāo)準(zhǔn)頻率（ 1HZ）進(jìn)行計數(shù)的計數(shù)電路。 時基電路可以由石英晶體振蕩電路構(gòu)成，如果晶振頻率為 1MHz，經(jīng)過 6次十分頻就可以得到秒脈沖信號。行線與 按鍵的一個引腳相連，列線與按