【正文】 圖 系統(tǒng)框架圖 系統(tǒng)的各模塊的設(shè)計 分頻模塊 分頻模塊用于給整個系統(tǒng)提供所需的脈沖。整點報時模塊連接外部設(shè)備 LED 燈，用來設(shè)定整點提示。計時模塊可以實現(xiàn)數(shù)字鐘的秒、分、時的計時功能以及萬年歷的計數(shù)。分頻模塊利用智能可編程器件開發(fā)實驗系統(tǒng) KH310上提供的 40MHz 的脈沖分 頻得到多功能數(shù)字鬧鐘計時用的 1Hz 的脈沖。本系統(tǒng)設(shè)計可以采用自上而下的方法對系統(tǒng)進(jìn)行描述。通過自上而下的設(shè)計理念（自上而下的設(shè)計方法，一般用于全新設(shè)計，其設(shè)計過程遵循“設(shè)計 — 驗證 — 修改設(shè)計 — 再驗證”的原則），把多功能數(shù)字鐘的整體功能考慮其中，然后再細(xì)化到各個模塊，包括：分頻模塊（用以獲得時鐘內(nèi)部所需的脈沖），校時模塊（用以校準(zhǔn)時間），計時模塊（用以計時），顯示模 塊（用以顯示結(jié)果以及轉(zhuǎn)換顯示），整點報時模塊（用以報時功能）的功能實現(xiàn)，最終在智能可編程器件開發(fā)實驗系統(tǒng) KH310 上實現(xiàn)。 畢業(yè)設(shè)計（論文）報告紙 10 圖 QuartusⅡ 的設(shè)計流程圖 圖 為 QuartusII 設(shè)計流程圖，從圖中我們可以更清楚地看出基于 QuartusII 的 FPGA 系統(tǒng)設(shè)計流程。 6）引腳分配 引腳分配是為了對所設(shè)計的工程進(jìn)行硬件測試，將輸入 /輸出信號鎖定在器件確定的引腳上，分配完引腳后必須再次編譯才能存儲這些引腳鎖定的信息。默認(rèn)情況下，時序分析作為全編譯的一部分自動運(yùn)行。 3）布局布線 布局布線輸入文件是綜合后的網(wǎng)絡(luò)表文件， QuartusⅡ 軟件中布局布線包含分析布局布線結(jié)果、優(yōu)化布局布線、增量 布局布線和通過反向標(biāo)注分配等。 圖 QuartusⅡ 軟件的用戶界面 畢業(yè)設(shè)計（論文）報告紙 9 QuartusII 設(shè)計流程 基于 QuartusII 的 FPGA 系統(tǒng)設(shè)計流程 [5]： 1）設(shè)計輸入 使用 QuartusⅡ 軟件的模塊輸入方式、文本輸入方式、 Core 輸入方式和 EDA 設(shè)計輸入工具等表達(dá)用戶的電路構(gòu)思，同時使用分配編輯器（ AssignmentEditor）設(shè)定初始約束條件。該軟件擴(kuò)展的電路板級設(shè)計還能支持提供StratixII 單端輸出的 HSPICE 模型。 同時，通過對流行的 IEEE18002021 標(biāo)準(zhǔn) SystemVerilog 語法硬件描述和驗證語言設(shè)計結(jié)構(gòu)的支持，該工具實現(xiàn)了速度更快的寄存器傳送級（ RTL）。此外，工程管理器接口還支持設(shè)計人員管理模塊間的時序約束，實現(xiàn)最佳性能。 TimeQuest 時序分析工具幫助用戶對時序約束較為復(fù)雜的設(shè)計進(jìn)行建立、管理和分析操作，例如時鐘復(fù)用設(shè)計和源同步接口等，用戶還可以迅速完成高級時序驗證。這些改進(jìn)主要針對當(dāng)今高密度 90nm 的設(shè)計要求，同時對更高密度的 FPGA 的需求以及 Altera 發(fā)展下一代 65nm 產(chǎn)品系列打下了基礎(chǔ)。 畢業(yè)設(shè)計（論文）報告紙 8 第四章 QuartusII 的使用 簡介 Altera 公司開始發(fā)售 版的 QuartusII 軟件，包括了時序分析工具 TimeQuest，并且能夠支持 Synopsys 設(shè)計約束（ SDC）時序格式 。因此 ,ACEX1K 器件可用來實現(xiàn)許多邏輯復(fù)雜、信息量大的系統(tǒng)。其多電壓引腳可以驅(qū)動 、 、 器件，也可以被這些電壓所驅(qū)動；雙向 I/O 引腳執(zhí)行速度可達(dá) 250MHz。 ACEX1K 系列器件是 Altera 公司近期推出的新型 FPGA 產(chǎn)品。 而本課題中采用的是 Altera 公司的 ACEX1K 系列的 EP1K30 型號。在中國市場，兩家公司可以說是平分秋色，在高校里面 Altera 的客戶會略多一些。因為開發(fā)環(huán)境和工具是一致的，芯片接口電平和特性也一致，便于互聯(lián)互通。 盡量選擇一個公司的產(chǎn)品 如果在整個電子系統(tǒng)中需要多個 FPGA 器件，那么盡量選擇一個公司的產(chǎn)品。也就是說，在 VHDL 代碼設(shè)計之前，就開始硬件板卡的設(shè)計。 作為代碼設(shè)計者，希望算法實現(xiàn)之后再選擇 FPGA 的型號。這與基于 CPU 的軟件開發(fā)又有很大不同。如果成熟的產(chǎn)品能滿足設(shè)計指標(biāo)要求，那么最好選這樣的芯片來完成設(shè)計。選擇這樣的芯片會 增加設(shè)計的風(fēng)險。穩(wěn)定性和可靠性是產(chǎn)品設(shè)計需要考慮的關(guān)鍵因素。在工程項目或者產(chǎn)品設(shè)計中，選擇 FPGA 芯片可以參考以下的幾點策略和原則 [4]。 底層嵌入功能單元 內(nèi)嵌專用硬核 與“底層嵌入單元”是有區(qū)別的，這里指的硬核主要 是那些通用性相對較弱，不是所有FPGA 器件都包含硬核。 畢業(yè)設(shè)計（論文）報告紙 6 3）短線資源：用來完成基本邏輯單元間的邏輯互連與布線。布線資源的劃分： 1）全局性的專用布線資源：以完成器件內(nèi)部的全局時鐘和全局復(fù)位 /置位的布線。簡單的說， RAM 是一種寫地址，讀數(shù)據(jù)的存儲單元； CAM 與 RAM 恰恰相反。 CAM，即為內(nèi)容地址存儲器。 嵌入式塊 RAM 目前大多數(shù) FPGA 都有內(nèi)嵌的塊 RAM。 FPGA 一般依賴寄存器完成同步時序邏輯設(shè)計。 基本可編程邏輯單元 FPGA 的基本可編程邏輯單元是由查找表（ LUT）和寄存器（ Register）組成的，查找表完成純組合邏輯功能。 畢業(yè)設(shè)計（論文）報告紙 5 第三章 FPGA 簡介 FPGA 基本結(jié)構(gòu) FPGA由 6部分組成，分別為可編程輸入 /輸出單元、基本可編程邏輯單元、嵌入式塊 RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等 [3]。它必須和實體（ ENTITY）相聯(lián)系。此時只是一個“黑盒子” ，只描述了它的輸入輸出接口信號。 實體是一個設(shè)計實體的表層設(shè)計單元，是對設(shè)計實體與外部電路進(jìn)行的接口描述，是設(shè)計實體經(jīng)封裝后對外界的一個通信界面。代碼通常以函數(shù)（ FUNCTION） 、過程（ PROCEDURE）或元件（ COMPONENT）等標(biāo)準(zhǔn)形式存放在包集（ PACKAGE）中，用戶可以根據(jù)需要對其進(jìn)行編譯。 VHDL 提供 5 個庫，IEEE 庫 ， STD 庫， VITAL 庫，自定義庫和 WORK 庫。這些模塊可以預(yù)先設(shè)計或使用以前設(shè)計中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設(shè)計中進(jìn)行復(fù)用，可以使設(shè)計成果在設(shè)計人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計。 5） 很強(qiáng)的移植能力 VHDL 是一種標(biāo)準(zhǔn)化的硬件描述語言，同一個設(shè)計描述可以被不同的工具所支持，使得設(shè)計描述的移植成為可能。 4）獨(dú)立于器件的設(shè)計、與工藝無關(guān) 設(shè)計人員用 VHDL 進(jìn)行設(shè)計時，不需要首先考慮選擇完成設(shè)計的器件，就可以集中精力進(jìn)行設(shè)計的優(yōu)化。另外， VHDL 支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。 3）強(qiáng)大的系統(tǒng)硬件描述能力 VHDL 具有多層次的設(shè)計 描述功能，既可以描述系統(tǒng)級電路，又可以描述門級電路。 2）支持廣泛、易于修改 由于 VHDL 已經(jīng)成為 IEEE 標(biāo)準(zhǔn)所規(guī)范的硬件描述語言，目前大多數(shù) EDA 工具幾乎都支持 VHDL，這為 VHDL 的進(jìn)一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。 VHDL 支持 同步電路、異步電路和隨機(jī)電路的設(shè)計，這是其他硬件描述語言所不能比擬的。 畢業(yè)設(shè)計（論文）報告紙 3 第二章 硬件描述語言 VHDL VHDL 語言簡介 VHDL 語言的特點 與其他硬件描述語言相比， VHDL 具有以下特點 [1]： 1）功能強(qiáng)大、設(shè)計靈活 VHDL 具有功能強(qiáng)大的語言結(jié)構(gòu)，可以用簡潔明確的源代碼來描述復(fù)雜的邏輯控制。當(dāng)檢測的秒、分計數(shù)模塊的值都為 “00”時 ⑥ 燈會被點亮一秒鐘，然后熄滅。當(dāng) ① 燈被點亮?xí)r表示進(jìn)入調(diào)時模式下的分調(diào)時，當(dāng) ② 燈被點亮?xí)r表示進(jìn)入調(diào)時模式下的時調(diào)時，當(dāng) ③ 燈被點亮?xí)r表示進(jìn)入調(diào)時模式下的天調(diào)時，當(dāng) ④ 燈被點亮?xí)r表示進(jìn)入調(diào)時模式下的月調(diào)時，當(dāng) ⑤ 燈被點亮?xí)r表示進(jìn)入調(diào)時模式下的年調(diào)時。當(dāng)按下 K1 鍵時進(jìn)入校時模式， K2 按鍵為各模塊計時值得更改按鍵。 2）在 KH310 設(shè)置專門按鍵 K3 用來進(jìn)行模式切換，當(dāng)按鍵置 “ 1” 時，顯示年、月、日；當(dāng)按鍵置 “ 0” 時，顯示時、分、 秒。除 Xilinx 公司外， Altera 和 Actel 等公司也提供高性能的 FPGA 芯片。使用 SRAM 的 FPGA 器件，在工作前需要從芯片外部加載配置數(shù)據(jù)，這些配置數(shù)據(jù)可以放在片外的 EPROM 或其他儲存體上，人們可以控制加載過程，在現(xiàn)場修改器件的邏輯功能。 FPGA 在結(jié)構(gòu)上由邏輯功能塊陣列，并由可編程的內(nèi)部連線連接這些功能塊來實現(xiàn)一定的邏輯功能。研究了如何以現(xiàn)場可編程門陣列FPGA 為載體，運(yùn)用高級硬件描述語言 VHDL 進(jìn)行系統(tǒng)功能編程，并通過 QUARTUS II 環(huán)境進(jìn)行仿真，驗證多功能數(shù)字鐘的功能是否滿足以下基本指標(biāo)：具有年、月、日、時、分、秒 畢業(yè)設(shè)計（論文）報告紙 2 計數(shù)顯示功能；具有整點報時功能；可以對年、月、日、時、分及秒 進(jìn)行單獨(dú)校對，使其校正到標(biāo)準(zhǔn)時間；并進(jìn)行優(yōu)化完善。因此，本設(shè)計采用可編程邏輯器件實現(xiàn)。 數(shù)字鐘可以由各種技術(shù)實現(xiàn)，如用數(shù)字電路、單片機(jī)等技術(shù)實現(xiàn)。 諸如定時自動報警、按時自動打鈴、時間程序自動控制、定時廣播、自動起閉路燈、定時開關(guān)烘箱、通斷動力設(shè)備、甚至各種定時電氣的自動啟用等，所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。 數(shù)字鐘被廣泛用于個人家庭，車站，碼頭、辦公室等公共場所，成為人們?nèi)粘Ｉ钪械谋匦杵贰?shù)字 鐘是一種利用數(shù)字電路來顯示秒、分、時的計時裝置，與傳統(tǒng)的機(jī)械鐘相比，它具有走時準(zhǔn)確、顯示直觀、無機(jī)械傳動裝置等優(yōu)。制造者們根據(jù)社會的需求為人類定制各種各樣的產(chǎn)品。在過去幾百年的時間里，人類發(fā)明的鬧鐘有的采用公雞的鳴叫聲，有的用教堂和佛寺的鐘聲，而現(xiàn)在市面上出現(xiàn)了各種各樣的鐘，以聲或光的形式提醒。 FPGA。 關(guān)鍵詞 ： VHDL， FPGA， Quartus II，多功能 ii FPGAbased multifunction digital clock Abstract Because of its quasitravel time, intuitive display, fashionable, additional functions, digital clocks are widely used by the people. The main task of this project is that FPGA design can be on time alarm, timekeeping, and show calendar in digital clocks. Due to the development and widely use of digital integrated circuits and quartz crystal oscillators, it makes that the accuracy of the digital clock is far more than the oldfashioned watch. The digitized clocks have brought great convenience for people’s life and work, and also greatly expand the original timekeeping function of the watch. Such as regular automatic alarm, timed to open and close the circuit, oven timer switch off the power equipment, and even a variety of timing Electrical automatically enabled, all of these are based on digital clocks. In recent years, with the development of technology and the progress of society, people have the higher demand for the digital clocks. The use of conventional clock can not meet the needs of people, so researching digital clock and expanding its application