【正文】 d End 分頻模塊仿真 通過設(shè)置功能仿真，檢查代碼的正確性 仿真結(jié)果 圖 分頻模塊波形仿真圖 右上圖可以知道，計數(shù)寄存器 count 累加到 23999 時，重新變?yōu)?0，共計數(shù)了 24000個值。d0。 if(count1 == 939。 //置位秒標(biāo)志 end end //秒信號產(chǎn)生部分 always (posedge clk1) // 定義 clock 上升沿觸發(fā) begin count1 = count1 + 139。d0。 if(count == 1539。 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 21 //1ms 信號產(chǎn)生部分 always (posedge clk) // 定義 clock 上升沿觸發(fā) begin count = count + 139。 1Hz 的信號的產(chǎn)生用來產(chǎn)生時鐘的秒脈沖， 框圖如下 圖 ： 圖 分頻模塊 圖 分頻模塊設(shè)計 本系統(tǒng)程序設(shè)計 時鐘的準(zhǔn)確與否主要取決于秒脈沖的精確度。 分頻模塊 實現(xiàn) 分頻 模塊描述 對于分頻模塊，關(guān)鍵是生成個 1Hz 的時鐘信號。 //寄存器 wire beepen。 //1 秒時鐘 reg clk1。b1。hffff。h0。 // 寄存器 wire [4:0] key_done。 reg [4:0] dout3 = 539。 reg [4:0] dout2 = 539。 // 定義標(biāo)志位 reg [4:0] dout1 = 539。 //定義設(shè)定鬧鐘 reg [1:0] keyen = 239。 // 定義現(xiàn)在時刻寄存器 reg [23:0] clktime = 2439。 //定義計數(shù)中間寄存器 reg [23:0] hour = 2439。 // 定義顯示數(shù)據(jù)寄存器 reg [8:0] count1。 //定義數(shù)碼管輸出寄存器 reg [7:0] dig_r。 //蜂鳴器輸出端 reg [7:0] seg_r = 839。 // 數(shù)碼管選擇輸出引腳 a output [7:0] seg。 Key[4]為鬧鐘設(shè)置按鍵， key[5]為校準(zhǔn)設(shè)置按鍵。 // 輸入時鐘 input [4:0] key。 接口及寄存器定義 module clock(clk,key,dig,seg,beep)。 LED 顯示模塊： 根據(jù)實際的需求顯示計時模塊的時間，還是鬧鐘設(shè)定 模塊的時間， 8 個七段碼 LED數(shù)碼管，進(jìn)行掃描方式顯示數(shù)據(jù)。 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 19 蜂鳴器模塊： 根據(jù)計時模塊，鬧鐘模塊給出的使能信號，判定蜂鳴器是整點報時，還是鬧鐘響鈴。 計時器模塊： 計數(shù)模塊的作用是收到分頻模塊 1Hz 頻率的信號線，能進(jìn)行正確計時，并且可以通過按鍵進(jìn)行時間的修改，且當(dāng)整點時，給蜂鳴器產(chǎn)生使能信號，進(jìn)行整點報時，播放音樂。 圖 蜂鳴電路圖 基于 FPGA的數(shù)字時鐘設(shè)計 18 第四章 數(shù)字化時鐘系統(tǒng)軟件設(shè)計 整體方案介紹 整體設(shè)計描述 設(shè)計中的數(shù)字時鐘，帶有按鍵校準(zhǔn)，定點報時，數(shù)碼管顯示等功能。因此可以利用一個 PWM 來控制 BEEP，通過改變 PWM 的頻率來得到不同的聲響，也可以用來播放音樂。 圖 鍵盤電路圖 蜂鳴電路設(shè)計 如圖 27 所示，蜂鳴器使用 PNP 三極管進(jìn)行驅(qū)動控制，蜂鳴器使用的是交流蜂鳴器。 電路連接圖如圖 26 所示 。本設(shè)計采用 主板上的獨立鍵盤 來實現(xiàn)這兩個功能。 圖 七段數(shù)碼管顯示電路圖 從電路可以看出，數(shù)碼管是共陽的，當(dāng)位碼驅(qū)動信號為 0 時，對應(yīng)的數(shù)碼管才能操作；當(dāng)段碼驅(qū)動信號為 0 時，對應(yīng)的段碼點亮。公共端常被稱作位碼，而將其他的 8 位稱作段碼。常見的數(shù)管有共陰和 共陽 2 種。 基于 FPGA的數(shù)字時鐘設(shè)計 16 主板上七段數(shù)碼管顯示電路如圖 24 所示， RP4 和 RP6 是段碼上的限流電阻，位碼由于電流較大，采用了三極管驅(qū)動。為了得到 一個穩(wěn)定、精確的時鐘頻率，有源晶振的供電電源經(jīng)過了 LC 濾波。當(dāng)輸入時鐘頻率較低時，可以使用 FPGA 的內(nèi)部 PLL 調(diào)整 FPGA 所需的系統(tǒng)時鐘，使系統(tǒng)運(yùn)行速度更快。 本 系統(tǒng)硬件整體設(shè)計框圖如圖 23 所示 ： 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 15 圖 數(shù)字時鐘系統(tǒng)硬件電路總體框圖 系統(tǒng)主板 電路 分析 時鐘模塊電路 FPGA 內(nèi)部沒振蕩電路，使用有源晶振是比較理想的選擇。如圖 22 所示。當(dāng)輸入時鐘頻率較低時，可以使用 FPGA 的內(nèi)部 PLL 調(diào)整 FPGA 所需的系統(tǒng)時鐘，使系統(tǒng)運(yùn)行速度更快。 （ 4） 時鐘電路 FPGA 內(nèi)部沒振蕩電路，使用有源晶振是比較理想的選擇。 JTAG 的 3 個輸入腳 TDI、 TMS 和 TCK 具有內(nèi)部弱上拉，上拉電阻大約為 25kΩ 。 Cyclone FPGA 設(shè)計成的 JTAG 指令比其他任何器件操作模式的優(yōu)先級都高，因此 JTAG 配置可隨時進(jìn)行而不用等待其他配置模式完成。 通過 JTAG 結(jié)果，利用 Quartus II 軟件可以直接對 FPGA 進(jìn)行單獨的硬件重新配置。 基于 FPGA的數(shù)字時鐘設(shè)計 14 表 31 核心 EP1C6Q240 器件特性 ： 特性 核心板 EP1C6Q240 器件 邏輯單元（ LE） 5980 M4K RAM 塊 20 RAM 總量（ bit） 92160 PLL(個 ) 2 最大用戶 I/O 數(shù)（個） 185 配置二進(jìn)制文件（ .rbf）大小（ bit） 1167216 可選串行主動配置器件 EPCS1/ EPCS4/ EPCS16 （ 3） 配置電路 Cyclone FPGA 的配置方式包括：主動配置模式、被動配置模式以及 JTAG 配置模式。 EP1C6Q240 有 185 個用戶I/O 口，封裝為 240Pin PQFP。 QuickSOPC 核心板的硬件原理框圖 如圖 21 所示： 圖 QuickSOPC 硬件方塊圖 （ 2） FPGA 電路 核心板 QuickSOPC 上所用的 FPGA 為 Altera 公司 Cyclone 系列的 EP1C6Q240。本系統(tǒng)采用 QuickSOPC 標(biāo)準(zhǔn)配置為 Altera 公司的 EP1C6Q240C8 芯片。 ? 語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊列上的事件順序在標(biāo)準(zhǔn)中沒有定義。 ? 可以顯式地對并發(fā)和定時進(jìn)行建模。（按位與）和 |（按位或）。 ? 如圖顯示了 Verilog HDL 的混合方式建模能力，即在一個設(shè)計中每個模塊均可以在不同設(shè)計層次上建模。 ? 在行為級描述中， Verilog HDL 不僅能夠在 RTL 級上進(jìn)行設(shè)計描述，而且能夠在體系結(jié)構(gòu)級描述及其算法級行為上進(jìn)行設(shè)計描述。 ? Verilog HDL 能夠監(jiān)控模擬驗證的執(zhí)行，即模擬驗證執(zhí)行過程中設(shè)計的值能基于 FPGA的數(shù)字時鐘設(shè)計 12 夠被監(jiān)控和顯示。 ? 能夠使用內(nèi)置開關(guān)級原語在開關(guān)級對設(shè)計完整建模。 PLI 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設(shè)計者與模擬器交互的例程集合。 ? 人和機(jī)器都可閱讀 Verilog 語言，因此它可作為 EDA 的工具和設(shè)計者之間的交互語言。 ? 設(shè)計的規(guī)?？梢允侨我獾模徽Z言不對設(shè)計的規(guī)模（大?。┦┘尤魏?限制。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲元件。這些方式包括：行為描述方式— 使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式 — 使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式 —使用門和模塊實例語句描述建模。 ? 提供顯式語言結(jié)構(gòu)指定設(shè)計中的端口到端口的時延及路徑時延和設(shè)計的時序檢查。用戶定義的原語既可以是組合邏輯原語，也可以是時序邏輯原語。 主要功能 下面列出的是 Verilog 硬件描述語言的主要能力： ? 基本邏輯門，例如 and、 or 和 nan d 等都內(nèi)置在語言中。但是， Verilog 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 11 HDL 語言的核心子集非常易于學(xué)習(xí)和使用，這對大多數(shù)建模應(yīng)用來說已經(jīng)足夠。語言從 C 編程語言中繼承了多種 操作符和結(jié)構(gòu)。 Verilog HDL 語言不僅定義了語法，而且對每個語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。所有這些都使用同一種建模語言。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯 式地進(jìn)行時序建模。 II 菜單欄 圖 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 9 圖 II 菜單 欄 按鍵功能 圖 功能仿真流程 新建仿真文件 圖 II 菜單欄新建文件夾 圖 基于 FPGA的數(shù)字時鐘設(shè)計 10 功能方正操作 在菜單上點 processing 在下拉菜單中，如下圖： 圖 II 菜單欄 processing 下拉 圖 Verilog HDL 語言介 什么是 verilog HDL 語言 Verilog HDL 是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。 （ 3）【 Programmer 】選項：打開編程器窗口，以便對 Altera 的器件進(jìn)行下載編程。 圖 II 菜單欄運(yùn)行下拉 圖 5) 【 tools】菜單 【 tools 】菜單的功能是 （ 1）【 run EDA simulation tool 】選項：運(yùn)行 EDA 仿真工具， EDA 是第三方仿真工具。 （ 9）【 classic timing analyzer tool】選項： classic 時序仿真工具。 （ 7）【 piler tool】選項：它是一個編譯工具，可以有選擇對項目中的各個文 件進(jìn)行分別編譯。 （ 5）【 start simulation】選項：開始功能仿真。 （ 3）【 analyze current file】選項：分析當(dāng)前的設(shè)計文件，主要是對當(dāng)前設(shè)計文 件的語法、語序進(jìn)行檢查。 （ 1）【 Stop process】選項：停止編譯設(shè)計項目。 （ 7）【 pin planner 】選項：可以使用它將所設(shè)計電路的 I/O 引腳合理的分配到已設(shè)定器件的引腳上。可以使用它對工程、文件、參 數(shù)等進(jìn)行修改，還可以設(shè)置編譯器、仿真器、時序分析、功耗分析等。 EDA 設(shè)置工具屬于第三方工具。 基于 FPGA的數(shù)字時鐘設(shè)計 6 （ 4）【 EDA tool setting】選項： EDA 設(shè)置工具。 （ 2）【 Pin】選項：為當(dāng)前層次樹的一個或多個邏輯功能塊分配芯片引腳或芯片內(nèi)的位置。 2) 【 View】菜單：進(jìn)行全屏顯示或?qū)Υ翱谶M(jìn)行切換，包括層次窗口、狀態(tài)窗口、消息窗口等。 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 5 圖 II 新建工程 圖 （ 4）【 creat /update】選項 :生成元件符號。單擊對話框最上第一欄右側(cè)的“?”按鈕，找到文件夾 已存盤的文件，再單擊打開按鈕，既出現(xiàn)如圖所示的設(shè)置情況。 （ 3）【 New Project Wizard 】選項：創(chuàng)建新工程。 【 Vector Waveform Five】選項：矢量波形文件。 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 3 第二章 編程軟件及語言介紹 Quarters II 編程環(huán)境介紹 運(yùn)行環(huán)境設(shè)計采用 quartus II 軟件實現(xiàn)，因此針對軟件需要用到的一些功能在這里進(jìn)行描述 . Quartus II 軟件界面簡單易操作，如下圖 : 圖 II 軟件界面 圖 菜單欄 1) 【 File】菜單 Quartus II 的【 File】菜單除具有文件管理的功能外，還有許多其他選項 基于 FPGA的數(shù)字時鐘設(shè)計 4 圖 II 菜單欄 圖 （ 1）【 New 】選項：新建工程或文件，其下還有子菜單 【 New Quartus II Project】選項：新建工程。 第四章按照設(shè)計思路，在聯(lián)機(jī)調(diào)試過程中，對時鐘系統(tǒng)的不足和缺點進(jìn)行分析，將調(diào)試過程作重點的記錄。 第二章從研究任務(wù)著手，選擇符合設(shè)計要求的常用芯片及其它元器件，詳細(xì)論述了各接口電路的設(shè)計與連接，以模塊化的形式，整合數(shù)字化時鐘硬件的設(shè)計從小到大，從局部到整體，循序漸進(jìn)，最終實現(xiàn)一個功能齊全的數(shù)字化時鐘系統(tǒng)。商家生產(chǎn)的電子時鐘更從質(zhì)量，價格，實用上考慮，不斷的改進(jìn)電子時鐘的設(shè)計，使其更加的具有市場。第三次革命就是單片機(jī)數(shù)碼計時技術(shù)的應(yīng)用，使計時產(chǎn)品的走時日差從分級縮小到 1/600 萬秒，從原有傳統(tǒng)指針計時的方式發(fā)展為 人們?nèi)粘８鼮槭煜さ囊构鈹?shù)字顯示方式，直觀明了，并增加了全自動日期、星期的顯示功能，它更符合消費(fèi)者的生活需求！因此，電子時鐘的出現(xiàn)帶來了鐘表計時業(yè)界跨躍性的進(jìn)步。第一次是擺和