【正文】 各樣的頻率。圖513預(yù)觸發(fā)電路⑤時基電路和模擬通道控制電路(1)時基電路時基電路在數(shù)字存儲示波器中，是一個非常重要的電路。其中，QN為D觸發(fā)器的反相輸出端；trigger_2里為兩個Ⅸ觸發(fā)器，其中，QNl為第一個Ⅸ觸發(fā)器反相輸出端，Q2第二個Ⅸ觸發(fā)器同相輸出端。具體實現(xiàn)如下：圖512觸發(fā)比較、觸發(fā)源選擇電路(3)預(yù)觸發(fā)電路圖的設(shè)計這里預(yù)觸發(fā)的具體電路實現(xiàn)如圖圖513所示，它主要包括：一個鎖存器、一個比較器、還有一個triggerl和一個trigger_2。圖511 觸發(fā)系統(tǒng)總電路圖(1)示波器的三種觸發(fā)模式：Ⅰ、Normal模式，Ⅱ、Auto模式Ⅲ、單次觸發(fā)模式。此階段如果觸發(fā)信號未到來，AD采樣來的數(shù)據(jù)寫入FIFO的同時，數(shù)據(jù)也從FIFO中讀出，并且FIFO中的數(shù)據(jù)始終保持為預(yù)觸發(fā)深度，F(xiàn)IFO中存放的數(shù)據(jù)也都是新采樣進(jìn)來的數(shù)據(jù)；若觸發(fā)信號到來，就禁止FIFO讀時鐘，F(xiàn)IFO的數(shù)據(jù)只寫不讀，當(dāng)FIFO寫滿后，系統(tǒng)就禁止寫時鐘，然后通知處理器從FIFO中提取數(shù)據(jù)并進(jìn)行處理，處理完后送給LCD進(jìn)行顯示。當(dāng)FIFO未達(dá)到預(yù)觸發(fā)深度時，F(xiàn)IFO只寫入數(shù)據(jù)，不讀出數(shù)據(jù)，并且在這個過程中觸發(fā)信號是被抑制的。圖510觸發(fā)系統(tǒng)總結(jié)構(gòu)圖其工作原理為：當(dāng)啟動AD采樣后，AD進(jìn)來的數(shù)據(jù)與觸發(fā)字進(jìn)行比較，根據(jù)觸發(fā)源選擇信號，一旦滿足設(shè)定條件時，會產(chǎn)生觸發(fā)信號，此信號送到Fm嘴制器端。例如，C54X系列DSP從C5409開始，芯片有23根地址線，具有8M字節(jié)存儲空間尋址能力。并且在任何一個存儲空間中，RAM，ROM，EPROM，F(xiàn)LASH等外圍設(shè)備都可以駐留在片內(nèi)或者片外。數(shù)據(jù)存儲器存放指令執(zhí)行中產(chǎn)生的數(shù)據(jù)。因為本系統(tǒng)做的是單通道，所以A/D進(jìn)來的數(shù)據(jù)直接進(jìn)入FIFO，然而如果在峰值檢測時，就要先把A/D采樣進(jìn)來的數(shù)據(jù)經(jīng)過峰值檢測電路后再進(jìn)入FIFO中。②AD與FIFO的連接AD變換得到的二進(jìn)制數(shù)據(jù)送入FIFO(先入先出存儲器)中進(jìn)行緩沖。把FIFO芯片做在FPGA中間?，F(xiàn)在市場上也提供專門的FIFO芯片。主要因為如果你采用帶地址線的RAM的時候，你存入到存儲器中的數(shù)據(jù)的多少是要知道的，這樣你就需要一個地址計數(shù)器，這樣首先就會增加電路的復(fù)雜性，同時也會占用過多的FPGA邏輯資源。①FIFO工作原理及其在FPGA中的設(shè)計這里FIFO主要起緩存作用，也就是把AD采樣進(jìn)來的數(shù)據(jù)首先存儲到FIFO里面。FPGA內(nèi)部邏輯圖主要包括有：FIFO電路、峰值檢測電路、觸發(fā)電路、譯碼電路、數(shù)據(jù)傳輸電路、時基電路等。JTAG配置時，它的四個控制引腳J TCK、J TDO、J TMS、J TDl分別與EPlC3T144C8的TDI、TDO、TCK、TMS引腳相連接。AS配置方式進(jìn)行配置時，如下圖所示：串行配置器件上的4個控制引腳NCS、DCLK、ASDI和DArAO分別與EPlC3T1448C的控制信號NCS、DCLK、NASDO和DATA直接連接。在做cyclone系列的系統(tǒng)的時候，一般情況下都會用AS+JTAG兩種配置方式，這樣可以用JTAG方式調(diào)試，經(jīng)過調(diào)試之后，確定程序正確之后，再利用主動配置模式把程序送到EPCS芯片里去。這種方式在調(diào)試階段用的很多。JTAG接口是一個仿真調(diào)試的工業(yè)標(biāo)準(zhǔn)，又稱邊界掃描。這樣數(shù)據(jù)就會丟失。進(jìn)行FPGA的配置，數(shù)據(jù)被回步在DCLK輸入上，1個時鐘周期傳送1位數(shù)據(jù)。AS由FPGA器件引導(dǎo)配置操作過程，它控制著外部存儲器的初始化過程，本系統(tǒng)所使用到的Cyclone系列配置芯片有EPCSl，EPCS它是專門提供給該系列芯片進(jìn)行AS配置用的。．，晶振電路產(chǎn)生50MHz的時鐘直接送到FPGA的16腳，為分頻等電路提供原始時鐘。 FPGA外圍電源、晶振電路的設(shè)計圖58是FPGA外圍電路的電源和晶振電路圖，這里用的FPGA是EPlCl448。當(dāng)基本寫滿存儲器后，波形采樣就完成了。這樣完成一輪采樣，ADC停止工作并將這一消息反饋給DSP。數(shù)據(jù)此時繼續(xù)寫入。使讀時鐘無效。此時數(shù)據(jù)在緩沖區(qū)的大小始終等于預(yù)觸發(fā)字所設(shè)置的大小。這樣數(shù)據(jù)讀入到FIFO的同時也從FIFO中讀出來。當(dāng)FIFO中保存的數(shù)據(jù)達(dá)到預(yù)觸發(fā)字設(shè)置的大小之后。就開始進(jìn)行預(yù)采樣。前端電路的工作情況基本上是這樣的：ADC是否工作是由FPGA來控制的，如果FPGA使能AD轉(zhuǎn)換器，則ADC就開始進(jìn)行數(shù)據(jù)的采樣。本設(shè)計FIFO是做在FPGA中，可以滿足性能要求。采樣之后的數(shù)據(jù)全部傳送至FIFO中進(jìn)行暫存。很容易出現(xiàn)數(shù)據(jù)的不穩(wěn)定。圖57和給出了A/D轉(zhuǎn)換的電路圖。采用鉗位保護電路的方法比較簡單，高效。因為這些元器件使被測電壓信號輸入不會超過太大。如果MAXCOM2信號大于零，則OUT端輸出高電平；如果MAXCOM2信號小于零，則OUT端輸出低電平。其中2腳是可以用來控制比較電平的大小。由于輸入信號的頻率高達(dá)100MHz，所以我們可以選擇集成的高速比較器AD9698，它是高速TTL兼容雙電壓比較器。好在FPGA中對信號進(jìn)行頻率測量。首先要求放大器對輸入信號的失真小，增益穩(wěn)定，輸入電阻大，頻帶也要足夠?qū)?。同時還要保證放大后的信號值在(512mV+512mV)范圍之內(nèi)。圖54 衰減仿真 信號放大電路如果輸入到P1端的被測量信號很微弱的話。另外在衰減電路和放大電路中間還有一個模擬開關(guān)，用來進(jìn)行交直流選擇。它工作的信號頻帶寬，可以控制直流到300MHz的信號?？紤]到信號輸入的頻帶寬度。信號輸入最大為50V，剛好在AD轉(zhuǎn)換的電壓范圍之內(nèi)。 圖52 信號衰減電路本系統(tǒng)所設(shè)計的電壓衰減網(wǎng)絡(luò)主要是由電阻和電容所組成。使得信號衰減可以在一個大的頻帶范圍內(nèi)實現(xiàn)信號衰減。比如在我們的示波器探頭中就可能存在一個可調(diào)電容，通過調(diào)節(jié)它使得我們的電橋達(dá)到一種最佳狀態(tài)。這種無源阻容網(wǎng)絡(luò)由于信號的頻率特性，比如說在低頻的時候就直接表現(xiàn)為電阻分壓比，在高頻的時候就為電抗的分壓得到信號的衰減。通常情況下，如果輸入進(jìn)來的被測信號的電壓范圍超過AD轉(zhuǎn)換的電壓范圍時，就要對信號衰減，這種衰減電路我們必須考慮輸入信號的頻率高低。下面分別來進(jìn)行介紹。然后按照被測信號的走向依次對圖中的每個部分中的每一個硬件模塊進(jìn)行介紹，主要介紹各模塊的功能、工作原理、實現(xiàn)方法，以及具體實現(xiàn)的電路圖。這樣對于前端調(diào)理電路來說，就會碰到動態(tài)范圍、寬頻的挑戰(zhàn)。本系統(tǒng)所選擇的元件如表43所示。在這里你選擇的元件的時候要根據(jù)自器件的選擇的總的指導(dǎo)原則是性價比高、市場上容易買到。在調(diào)試的時候同時我們也設(shè)計了兩個JATG接口，分別用來對FPGA和DSP進(jìn)行調(diào)試。RAM模塊是數(shù)據(jù)存儲器，整個系統(tǒng)運行的時候，首先DSP利用已經(jīng)固化在ROM中的BOOT程序把FLASH中的程序搬到RAM中運行。隨著寫時鐘的到來，F(xiàn)FIO存滿之后，DSP處理器就從FIFO中讀取數(shù)據(jù)來進(jìn)行處理，處理之后就由DSP送到單片機中進(jìn)行顯示。比如這里選用的FPGA里面就有5K的RAM資源供用戶選擇。這樣示波器就能根據(jù)用戶鍵盤中設(shè)置的相關(guān)參數(shù)選用想要的讀寫時鐘。AD的采樣率使它恒定為1OOM/S。而后端的單片機主要負(fù)責(zé)系統(tǒng)的人機接口和數(shù)據(jù)顯示。DSP主要負(fù)責(zé)把采集的數(shù)據(jù)進(jìn)行處理。FPGA要控制前端數(shù)據(jù)通道，對采集到的數(shù)據(jù)緩存，而且還要使數(shù)據(jù)緩存單元和DSP處理器進(jìn)行通信，這在整個系統(tǒng)中具有重要的地位。 圖42 系統(tǒng)的整體設(shè)計框圖，整個硬件平臺和其他的數(shù)字存儲示波器一樣也是采用模塊化設(shè)計的方式，整個系統(tǒng)基本上是由三大部分模塊組成：它們分別為數(shù)據(jù)采集部分、數(shù)據(jù)處理部分和數(shù)據(jù)顯示部分。同時單片機也可以讀取鍵盤中的數(shù)據(jù)，通過串口發(fā)送給DSP芯片，進(jìn)而去控制相關(guān)的電路。在本方案中，把LCD和鍵盤處理電路全部交給單片機進(jìn)行管理。本設(shè)計就采用這個架構(gòu)。然后處理器從存儲器中讀出數(shù)據(jù)，直接以數(shù)字信號(顯示器為液晶的時候)的形式，送到相應(yīng)的顯示器中進(jìn)行顯示波形。但整個系統(tǒng)集成起來的調(diào)試工作還沒有進(jìn)行。并且對硬件電路進(jìn)行了調(diào)試。采用的芯片也是盡量采用比較容易在市場上買到的和相對便宜的。故將設(shè)計目標(biāo)定位于帶寬在100M左右的數(shù)字存儲示波器。圖41給出了系統(tǒng)的整體設(shè)計流程。分別調(diào)試完成之后，就進(jìn)行系統(tǒng)的集成。這樣在完成系統(tǒng)的軟件和硬件之后。這之后，就可以進(jìn)行軟硬件設(shè)計了。方案確定之后，就要設(shè)計這個系統(tǒng)的具體性能指標(biāo)。開始設(shè)計一個系統(tǒng)的時候，第一步是撰寫整個系統(tǒng)的方案。本章主要介紹示波器系統(tǒng)整體的設(shè)計流程，系統(tǒng)整體性能參數(shù)以及最終方案的確定。而驗證的話就需要用戶花費大量的時間去完成。⑥生成SOF等文件，此文件可以通過調(diào)試器把它下載到系統(tǒng)中間去。使仿真既包含門延時，又包含線延時信息。此時應(yīng)該使用FPGA廠商提供的實現(xiàn)與布局布線工具，根據(jù)所選芯片的型號，進(jìn)行芯片內(nèi)部功能單元的實際連接與映射。③綜合，綜合就是行為或者功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換成低層次門級電路的網(wǎng)表。在功能上面來了解電路是否能夠達(dá)到預(yù)期要求。它是利用這些輸入去描述一個電路的功能。FPGA使用靈活，適用性強，特別適用于復(fù)雜邏輯的設(shè)計，有利用電子系統(tǒng)小型化，而且其開發(fā)周期短、開發(fā)投入少、芯片價格不斷降低，促使FPGA越來越多地取代了ASIC的市場。 FPGA發(fā)展歷程及現(xiàn)狀從Xilinx公司推出了世界上第一片F(xiàn)PGA(現(xiàn)場可編程邏輯芯片)，F(xiàn)PGA已經(jīng)歷幾十年的發(fā)展。調(diào)試正確之后就可以把代碼寫入到Flash里面了。如果是C語言程序，首先是C語言編譯器將程序編譯成匯編語言源程序，然后送到匯編器里面進(jìn)行匯編，匯編后產(chǎn)生COEF格式的目標(biāo)代碼，再用連接器進(jìn)行連接，生成DSP上可以執(zhí)行的COEF格式的目標(biāo)代碼。同時可以縮短開發(fā)周期。開發(fā)過程的時候，所有程序都是從硬件調(diào)試到初始化程序和應(yīng)用程序都在CCS中進(jìn)行開發(fā)。操作系統(tǒng)的使用可以在一定程度上縮短開發(fā)周期，但是操作系統(tǒng)對于實時性很高的場合來說就不一定合適。同時DSP的價格也大幅度下降，使得DSP芯片不僅在高端的通信、計算機領(lǐng)域大顯身手，而且在低端的家用電器等方面DSP也是應(yīng)用越來越廣泛。90年代相繼出現(xiàn)了第四代和第五代DSP器件。再加上CMOS工藝的誕生，使得DSP芯片的集成度性能都得到空前的提高，其存儲容量和運算速度也成倍提高，其應(yīng)用范圍逐步擴大到通信、計算機領(lǐng)域。 DSP處理器發(fā)展歷程以及發(fā)展現(xiàn)狀DSP發(fā)展歷程大致分為三個階段：70年代理論先行，大概在70年具備了完整的DSP的理論和算法基礎(chǔ)。它把編譯、匯編、鏈接等工具集成在一起，用一條命令即可完成全部的匯編工作。 目前各 DSP芯片生產(chǎn)廠家已經(jīng)把以上列出的各開發(fā)工具集成在一起,構(gòu)成集成開發(fā)環(huán)境。其中典型的如 TMS320C4X 和 SDSP2106X，它們可以通過通信口和全局總線插座，將若干個模塊安裝在母板上，方便地組成多處理器系統(tǒng)。本章主要是針對DSP、FPGA的發(fā)展情況和開發(fā)流出作簡要的介紹。FPGA的使用非常靈活，同一片F(xiàn)PGA通過不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能。FPGA是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。圖22數(shù)字示波器工作原理框圖第3章 DSP處理器和FPGA的開發(fā)過程簡介DSP在數(shù)字圖像處理，音頻信號處理等方面有著非常廣泛的應(yīng)用。等效采樣又可以分為隨機采樣和順序采樣, 等效采樣方式大多用于測量周期信號。數(shù)字存儲示波器可以采用實時采樣, 每隔一個采樣周期采樣一次, 可以觀察非周期信號川。 最后, 該示波器根據(jù)得到的信號參數(shù)繪制信號波形, 并對被測信號進(jìn)行實時、 瞬態(tài)分析, 以方便用戶了解信號質(zhì)量, 快速準(zhǔn)確地進(jìn)行故障診斷。該示波器首先對模擬信號進(jìn)行高速采樣以獲得相應(yīng)的數(shù)字?jǐn)?shù)據(jù)并存儲, 存儲器中儲存的數(shù)據(jù)用來在示波器的屏幕上重建信號波形。 圖21模擬示波器體系結(jié)構(gòu)圖 數(shù)字(存儲)示波器的工作原理數(shù)字存儲示波器不是將波形存儲在示波管內(nèi)的存儲柵網(wǎng)上, 而是存在存儲器中, 因而存儲時間可以無限長。許多快速移動的亮點融合到一起，形成實心的線條。水平掃描是水平系統(tǒng)亮點在屏幕中移動的行為。電壓作用于這些垂直偏轉(zhuǎn)板，引起亮點在屏幕中移動。設(shè)置垂直標(biāo)度（對伏特/ 格進(jìn)行控制）后，衰減器能夠減小信號的電壓，而放大器可以增加信號電壓。當(dāng)電子束水平掃過顯示器時，信號的電壓是電子束發(fā)生上下偏轉(zhuǎn)，跟蹤波形直接反映到屏幕上。示波器屏幕通常是陰極射線管（CRT）。下面對這兩種示波器的工作原理作簡要的介紹。第2章 示波器的工作原理 示波器的工作原理了解示波器的工作原理是設(shè)計好示波器的第一步。包括示波器的帶寬、存儲深度，尤其是存儲深度有待進(jìn)一步提高，同時DSP的存儲器容量也有待提高。本課題是一個龐大的系統(tǒng)，其實踐性很強，涉及知識非常多，受限于時間和個人的知識水平，尚存在以下不足之處需要以后加強。本文只是完成了硬件平臺的部分驅(qū)動程序。在軟件方面，由于示波器的軟件量是非常龐大的。本文已經(jīng)完成了示波器硬件平臺的搭建，對前端模擬電路的某些部分做了一下改進(jìn)，觸發(fā)電路部分拋棄了傳統(tǒng)的模擬觸發(fā)方式，采用了全數(shù)字化的觸發(fā)方式。本文的目的是采用FPGA+DSP+單片機來設(shè)計一個100M(重復(fù)帶寬)的數(shù)字示波器。本文進(jìn)行了底層硬件平臺的研究設(shè)計、少量的軟件驅(qū)動程序的設(shè)計和示波器的常用算法的研究工作。也是兩款技術(shù)非常成熟的芯片。FPGA是復(fù)雜可編程邏輯器件，它具有速度快、穩(wěn)定性高、設(shè)計靈活和價格低廉等許多優(yōu)點。并被廣泛應(yīng)用于各種嵌入式領(lǐng)域。通過與高校實驗室的技術(shù)與科研的交流與合作，加強研發(fā)團隊的科研水平，進(jìn)一步提高產(chǎn)品的競爭力。盡管我國國產(chǎn)示波器處于起步階段。面對這樣的行業(yè)需求，所以國內(nèi)示波器生產(chǎn)企業(yè)把產(chǎn)品性能設(shè)定在20MHz帶寬、100MSa／s采樣率。雖然，從市場需要來看，20MHz帶寬的數(shù)字存儲示波器產(chǎn)品在市場中占有很大的比例。在2005年下半年推出幾種新型數(shù)字存儲示波器，其中600MHz和1GHz兩種帶寬的示波器采用了安捷倫最新一代MegaZoom專利技術(shù)，具有最深的存儲器和最多的集成通道數(shù)以及業(yè)內(nèi)領(lǐng)先的波形觀察能力。更新速度