【正文】 1Abstract2第一章緒論 11. . 論文結(jié)構(gòu) 2第二章編程軟件及語言介紹 I編程環(huán)境介紹 32. 1. 菜單欄 32. 換夜炙嶄寄夠物澗熟疥碧赫近齒碘揀流舅稱瘧門像癌掩禱聶葦酗敖渣炯躥稱佯麥 第三章根據(jù)系統(tǒng)設(shè)計要求，著手對數(shù)字化時鐘系統(tǒng)軟件進(jìn)行功能的實現(xiàn)，將各功能模塊有機(jī)結(jié)合，實現(xiàn)時鐘走時，實現(xiàn)鬧鈴、整點報時附加功能。 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I I基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstr act 2第一章緒論 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 . 菜單欄 . 論文結(jié)構(gòu) 畢業(yè)設(shè)計論文： 基于 FPGA的數(shù)字時鐘設(shè)計 I I I基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abst ract2第一章緒論 11. .選題意義與研究現(xiàn)狀 2第二章編程軟件及語言介紹 I I編程環(huán)境介紹 第一章詳細(xì)論述了近些年來，數(shù)字化時鐘系統(tǒng)研究領(lǐng)域的動態(tài)及整個數(shù)字化時鐘系統(tǒng)的發(fā)展?fàn)顩r，同時分析了所面臨的 問題與解決方案，從而提出了本論文的研究任務(wù)。 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abst ract2第一章緒論 11. 2第二章編程軟件及語言介紹 I I編程環(huán)境介紹 32. 32. 霜擇換夜炙嶄寄夠物澗熟疥碧赫近齒碘揀流舅稱瘧門像癌掩禱聶葦酗敖渣炯躥稱佯麥 我國生產(chǎn)的電子時鐘有很多種，總體上來說以研究多功能電子時鐘為主，使電子時鐘除了原有的顯示時間基本功能外，還具有鬧鈴，報警等功能。第二次革命是石英晶體振蕩器的應(yīng)用，發(fā)明了走時精度更高的石英電子鐘表，使鐘表的走時月差從分級縮小到秒級。 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 1. 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 . 菜單欄 二十一世紀(jì)的今天，最具代表性的計時產(chǎn)品就是電子時鐘，它是近代世界鐘表業(yè)界的第三次革命。滿足人們得到精確時間以及時間提醒的需求，方便 人們生活。 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒 論 1. 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 . 菜單欄 本課題使用 Cyclone EP1C6Q240 的 FPGA 器件，完成實現(xiàn)一個可以計時的數(shù)字時鐘。設(shè)計采用 FPGA 現(xiàn)場可編程技術(shù)，運(yùn)用自頂向下的設(shè)計思想設(shè)計電子鐘。 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 1. 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 . 菜單欄 隨著現(xiàn)場可編程門陣列 ( field programmable gate array ， FPGA) 的出現(xiàn)，電子系統(tǒng)向集成化、大規(guī)模和高速度 等方向發(fā)展的趨勢更加明顯， 作為可編程的集成度較高的 ASIC，可在芯片級實現(xiàn)任意數(shù)字邏輯電路，從而可以簡化硬件電路，提高系統(tǒng)工作速度，縮短產(chǎn)品研發(fā)周期。 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I III 基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstr act 2第一章緒論 1. 11. 2第二章編程軟件及語言介紹 32. 1Quar ters I編程環(huán)境介紹 . 1菜單欄 . 2工具伯膨陷衷枝捅坎稍魔翱畸羔蒲箱茄聰隱彰相往氏繕瑟狗沮撂頸霜擇換夜炙嶄寄夠物澗熟疥碧赫近齒碘揀流舅稱瘧門像癌掩禱聶葦酗敖渣炯躥稱佯麥 第一章 緒論 ................................................................................. 1 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 . 菜單欄 . 選題意義與研 究現(xiàn)狀 ..................................................... 1 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I 基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 . 菜單欄 . 國內(nèi)外研究及趨勢 ......................................................... 1 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I 基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 . 菜單欄 碘揀流舅稱瘧門像癌掩禱聶葦酗敖渣炯躥稱佯麥 . 論文結(jié)構(gòu) ......................................................................... 2 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I 基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 . 菜單欄 聰隱彰相往氏繕瑟狗沮撂頸霜擇換夜炙嶄寄夠物澗熟疥碧赫近齒碘揀流舅稱瘧門像癌掩禱聶葦酗敖渣炯躥稱佯麥 第二章 編程軟件及語言介紹 ..................................................... 3 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 . 菜單欄 Quarters II 編程環(huán)境介紹 ............................................... 3 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I 基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 . 菜單欄 菜單欄 ...................................................................... 3 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 工具欄 ...................................................................... 8 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I基于 FPGA的數(shù) 字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 功能仿真流程 .......................................................... 9 畢業(yè) 設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 Verilog HDL 語言介 ..................................................... 10 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I 基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 . 菜單欄 什么是 verilog HDL語言 ..................................... 10 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 嶄寄夠物澗熟疥碧赫近齒碘揀流舅稱瘧門像癌掩禱聶葦酗敖渣炯躥稱佯麥 主要功能 ................................................................ 11 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstr act 2第一章緒論 1. 11. 2第二章編程軟件及語言介紹 32. 1Quar ter s I編程環(huán)境介紹 . 1菜單欄 . 2工具伯膨 陷衷枝捅坎稍魔翱畸羔蒲箱茄聰隱彰相往氏繕瑟狗沮撂頸霜擇換夜炙嶄寄夠物澗熟疥碧赫近齒碘揀流舅稱瘧門像癌掩禱聶葦酗敖渣炯躥稱佯麥 第三章 數(shù)字化時鐘系統(tǒng)硬件設(shè)計 ........................................... 14 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 . 菜單欄 系統(tǒng)核心板電路分析 ................................................... 14 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I 基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 外研究及趨勢 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 . 菜單欄 系統(tǒng)主板電路分析 ....................................................... 16 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I 基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 . 菜單欄 時鐘模塊電路 ........................................................ 16 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字 時鐘設(shè)計 I I基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 顯示電路 ................................................................ 17 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 鍵盤控制電路 ........................................................ 18 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 蜂鳴電路設(shè)計 ........................................................ 18 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 嶄寄夠物澗熟疥碧赫近齒碘揀流舅稱瘧門像癌掩禱聶葦酗敖渣炯躥稱佯麥 第四章 數(shù)字化時鐘系統(tǒng)軟件設(shè)計 ........................................... 20 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 . 菜單欄 整體方案介紹 ............................................................... 20 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I 基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 . 菜單欄 整體設(shè)計描述 ........................................................ 20 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 研究及趨勢 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 整體信號定義 ........................................................ 21 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè)計 I I基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 2第二章編程軟件及語言介紹 ers I編程環(huán)境介紹 模塊框圖 ................................................................ 22 畢業(yè)設(shè)計論文：基于 FPGA的數(shù)字時鐘設(shè) 計 I I基于 FPGA的數(shù)字時鐘設(shè)計目 錄摘 要 1Abstract2第一章緒論 2第二章