【正文】 塊仿真圖 校時(shí)控制模塊電路設(shè)計(jì) 按鍵消抖本模塊用于當(dāng)有按鍵按下時(shí)，采用軟件的辦法去除按鍵抖動(dòng)。iclk oclk1soclk2msdivinst8圖 分頻電路模塊經(jīng)分頻后輸出 1HZ 的標(biāo)準(zhǔn)秒信號(hào) oclk1s、500HZ 的按鍵消去抖信號(hào)。圖 秒信號(hào)產(chǎn)生電路框圖本系統(tǒng)使用的晶體振蕩器電路給數(shù)字鐘提供了一個(gè)頻率穩(wěn)定準(zhǔn)確的 20MHZ的方波信號(hào)，其輸出至分頻電路。因此這種振蕩電路輸出的是準(zhǔn)確度極高的信號(hào)。圖 LED 靜態(tài)驅(qū)動(dòng)顯示原理圖１６第四章 單元電路設(shè)計(jì) 分頻模塊電路設(shè)計(jì)晶體振蕩器是構(gòu)成數(shù)字式時(shí)鐘的核心，振蕩器的穩(wěn)定度及頻率的精度決定了數(shù)字鐘計(jì)時(shí)的準(zhǔn)確程度，它保證了時(shí)鐘的走時(shí)準(zhǔn)確及穩(wěn)定。靜態(tài)驅(qū)動(dòng)是指每個(gè)數(shù)碼管的每一個(gè)段碼都由一個(gè) I/O 端口進(jìn)行驅(qū)動(dòng)，其優(yōu)點(diǎn)是編程簡(jiǎn)單，顯示亮度高，缺點(diǎn)是占用 I/O 端口多。 [7]EP1C3T144 引腳圖如圖 所示。選用該款芯片的原因是：① Altera 公司的 Quartus II 開(kāi)發(fā)環(huán)境非常友好、直觀，為整個(gè)系統(tǒng)的開(kāi)發(fā)提供了極大的方便；② 該 FPGA 片內(nèi)邏輯資源、IO 端口數(shù)和 RAM 容量都足夠用，并且價(jià)格相對(duì)來(lái)說(shuō)比較便宜，速度快，可以滿足要求，且有很大的升級(jí)空間。譯碼顯示電路由八段譯碼器完成。控制信號(hào)由15矩形鍵盤(pán)輸入。計(jì)數(shù)器的輸出分別經(jīng)譯碼器送數(shù)碼管顯示。秒計(jì)數(shù)器滿60后向分計(jì)數(shù)器進(jìn)位，分計(jì)數(shù)器滿60后向小時(shí)計(jì)數(shù)器進(jìn)位，小時(shí)計(jì)數(shù)器按照“24翻1” 規(guī)律計(jì)數(shù)。本設(shè)計(jì)總體框架見(jiàn)附圖。 [7]１３第三章 數(shù)字鐘總體設(shè)計(jì)方案 數(shù)字鐘的構(gòu)成數(shù)字鐘實(shí)際上是一個(gè)對(duì)標(biāo)準(zhǔn)頻率（1HZ）進(jìn)行計(jì)數(shù)的計(jì)數(shù)電路。１２圖 全編譯后出現(xiàn)報(bào)錯(cuò)信息如果編譯成功，可以見(jiàn)到如圖 所示的工程管理窗口左上角顯示了工程（例如工程 div）的層次結(jié)構(gòu)和其中結(jié)構(gòu)模塊耗用的邏輯宏單元數(shù)；在此欄下是編譯處理流程，包括數(shù)據(jù)網(wǎng)表建立、邏輯綜合、適配、配置文件裝配和時(shí)序分析等；最下欄是編譯處理信息；中欄式編譯報(bào)告項(xiàng)目選擇菜單，單擊其中各項(xiàng)可以詳細(xì)了解編譯與分析結(jié)果。編譯器首先檢查出工程設(shè)計(jì)文件中可能的錯(cuò)誤信息，供設(shè)計(jì)者排除。步驟如下： FPGA 目標(biāo)芯片QuartusII 編譯器是由一系列處理模塊構(gòu)成的，這些模塊負(fù)責(zé)對(duì)設(shè)計(jì)項(xiàng)目的檢錯(cuò)、邏輯綜合、結(jié)構(gòu)綜合、輸出結(jié)果的編輯配置，以及時(shí)序分析。１１使用 New Project Wizard 可以為工程指定工作目錄、分配工程名稱(chēng)以及指定最高層設(shè)計(jì)實(shí)體的名稱(chēng)，還可以指定要在工程中使用的設(shè)計(jì)文件、其它源文件、用戶庫(kù)和 EDA 工具，以及目標(biāo)器件系列和具體器件等。此文件夾將被 EDA 軟件默認(rèn)為工作庫(kù)。 具體設(shè)計(jì)流程首先建立工作庫(kù)目錄，以便存儲(chǔ)工程項(xiàng)目設(shè)計(jì)文件。14.（可選）使用 SignalTap II Logic Analyzer、 SignalProbe 功能或 Chip Editor 對(duì)設(shè)計(jì)進(jìn)行調(diào)試。 Assembler 為設(shè)計(jì)建立編程文件。在對(duì)源代碼進(jìn)行少量更改之后，還可以使用增量布局布線。7.（可選）使用仿真器對(duì)設(shè)計(jì)執(zhí)行功能仿真。 Analysis amp。4.（可選）使用 SOPC Builder 或 DSP Builder 建立系統(tǒng)級(jí)設(shè)計(jì)。流程圖中可以包含代表其它設(shè)計(jì)文件的符號(hào)；還可以使用MegaWizard PlugIn Manager 生成宏功能模塊和 IP 內(nèi)核的自定義變量，在設(shè)計(jì)中將它們實(shí)例化。 Text Editor（文本編輯器）建立 Verilog HDL、VHDL 或 Altera 硬件１０描述語(yǔ)言（AHDL）設(shè)計(jì)。編譯和仿真檢測(cè)無(wú)誤后，便可將下載信息通過(guò) QuartusII 提供的編程器下載入目標(biāo)器件中了。在進(jìn)行編譯后，可對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真。 S y n t h e s i s( 分析與綜合 )F i l t e r( 適配器 )A s s e m b l e r( 編程文件匯編 )編輯器T i m i n g A n a l y z e r( 時(shí)序分析器 )設(shè)計(jì)輸入 綜合或編譯 適配器件 下載仿真圖 QuartusII 設(shè)計(jì)流程在設(shè)計(jì)輸入之后，QuartusII 的編譯器將給出設(shè)計(jì)輸入的錯(cuò)誤報(bào)告。圖 下排的流程框圖是與上面的 QuartusII 設(shè)計(jì)流程相對(duì)照的標(biāo)準(zhǔn)的 EDA 開(kāi)發(fā)流程。在 Compiler Tool 窗口中，可以打開(kāi)該模塊的設(shè)置文件或報(bào)告文件，或者打開(kāi)其它相關(guān)窗口。編譯器包括的功能模塊有分析/ 綜合器、適配器、裝配器、時(shí)序分析器、設(shè)計(jì)輔助模塊、EDA 網(wǎng)表文件生成器、編輯數(shù)據(jù)接口等。此外，QuartusII 與 MATLAB 和 DSP Builder 結(jié)合，可以進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開(kāi)發(fā)，是 DSP 硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵 EDA 技術(shù)。 QuartusII 也可以利用第三方的綜合工具，如 FPGA Compiler II，并能直接調(diào)用這些工具。Altera 公司的 QuartusII 開(kāi)發(fā)工具人機(jī)界面友好、易于使用、性能優(yōu)良，并自帶編譯、仿真功能。QuartusII 是 Altera 提供的 FPGA/CPLD 開(kāi)發(fā)集成環(huán)境，Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。由于狀態(tài)機(jī)到HDL語(yǔ)言有一種標(biāo)準(zhǔn)的對(duì)應(yīng)描述方式，所以這種輸入方式最后所能達(dá)到的工作速度和芯片利用率主要取決于綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關(guān)系。一般大都使用成熟的IP 核和中小規(guī)模集成電路所搭成的現(xiàn)成電路，整體放到一片可編程邏輯器件的內(nèi)部去，其硬件工作速度和芯片利用率很高，但是當(dāng)項(xiàng)目很大時(shí)，該方法就顯得有些繁瑣；狀態(tài)機(jī)描述主要用來(lái)設(shè)計(jì)基于狀態(tài)機(jī)思想的時(shí)序電路?？梢苑譃殡娐吩韴D描述，狀態(tài)機(jī)描述和波形描述3種形式。用這種方式描述的項(xiàng)目最后所能達(dá)到的性能與設(shè)計(jì)人員的水平、經(jīng)驗(yàn)以及綜合軟件有很大的關(guān)系。具體的設(shè)計(jì)輸入方式有以下幾種：。CPLD/FPGA軟件設(shè)計(jì)可分為兩大塊：編程語(yǔ)言和編程工具。最后將適配器產(chǎn)生的器件編程文件通過(guò)編程器或下載電纜載入到目標(biāo)芯片CPLD/FPGA中。根據(jù)適配后的仿真模型，可以進(jìn)行適配后時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確的預(yù)期未來(lái)芯片的實(shí)際性能。射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。，仿真過(guò)程不涉及具體器件的硬件特性，是較為粗略的。，生成門(mén)級(jí)描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。這一步驟適用于大型設(shè)計(jì)，因?yàn)閷?duì)于大型設(shè)計(jì)來(lái)說(shuō)，在綜合前對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。，這是設(shè)計(jì)中最為普遍的輸入方式。CPLD/。目前這種高層次的設(shè)計(jì)方法已被廣泛采用。IR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開(kāi)關(guān)，通過(guò)自動(dòng)布線實(shí)現(xiàn)各種電路的連接。當(dāng)IOB控制的引腳被定義為輸出時(shí)，CLB陣列的輸出信號(hào)OUT也可以有兩條傳輸途徑：一條是直接經(jīng)MUX送至輸出緩沖器，另一條是先存入輸出通路D觸發(fā)器，再送至輸出緩沖器。緩沖器的輸出分成兩路：一路可以直接送到MUX ，另一路延時(shí)幾個(gè)納秒（或者沒(méi)有延時(shí)）后送到輸入通路D觸發(fā)器，再送到數(shù)據(jù)選擇器。每個(gè)IOB控制一個(gè)引腳，它們可被配置為輸入、輸出或雙向 I/O功能。IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。另外，邏輯函數(shù)發(fā)生器F 和G 還可以作為器件內(nèi)高速RAM或小的可讀寫(xiě)存儲(chǔ)器使用，它由信號(hào)變換電路控制。CLB中的邏輯函數(shù)發(fā)生器F和G均為查找表結(jié)構(gòu)，其工作原理類(lèi)似于ROM。CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過(guò)對(duì)CLB內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器G、F和H 的輸出可以連接到CLB 輸出端X或Y，并用來(lái)選擇觸發(fā)器的激勵(lì)輸入信號(hào)、時(shí)鐘有效邊沿、時(shí)鐘使能信號(hào)以及輸出信號(hào)。這個(gè)函數(shù)發(fā)生器能實(shí)現(xiàn)3輸入變量的各種組合函數(shù)。這兩個(gè)函數(shù)發(fā)生器是完全獨(dú)立的，均可以實(shí)現(xiàn)4輸入變量的任意組合邏輯函數(shù)。CLB 中3個(gè)邏輯函數(shù)發(fā)生器分別是G、F和H，相應(yīng)的輸出是G’、F’和H ’。 [4] 的主要組成部分。這3種可編程電路是：可編程邏輯模塊（CLBConfigurable Logic Block）、輸入/ 輸出模塊（IOBI/O Block）和互連資源（IR—Interconnect Resource）。 [3] FPGA 基本結(jié)構(gòu)FPGA具有掩膜可編程門(mén)陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來(lái)實(shí)現(xiàn)不同的設(shè)計(jì)。使用CPLD/FPGA開(kāi)發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少PCB面積，提高系統(tǒng)的可靠性。它如同一張白紙或是一堆積木，工程師可以通過(guò)傳統(tǒng)的原理圖輸入或硬件描述語(yǔ)言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。４第二章 FPGA 簡(jiǎn)介 FPGA 概述FPGA是現(xiàn)場(chǎng)可編程門(mén)陣列（Field Programmable Gate Array）的簡(jiǎn)稱(chēng)，與之相應(yīng)的CPLD 是復(fù)雜可編程邏輯器件（ Complex Programmable Logic Device）的簡(jiǎn)稱(chēng)，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，有時(shí)可以忽略這兩者的區(qū)別，統(tǒng)稱(chēng)為可編程邏輯器件或CPLD/PGFA。具有校時(shí)以及整點(diǎn)報(bào)時(shí)功能，可以對(duì)時(shí)、分進(jìn)行單獨(dú)校對(duì)，使其校正到標(biāo)準(zhǔn)時(shí)間。近些