【正文】 塊仿真圖 校時控制模塊電路設(shè)計 按鍵消抖本模塊用于當(dāng)有按鍵按下時，采用軟件的辦法去除按鍵抖動。iclk oclk1soclk2msdivinst8圖 分頻電路模塊經(jīng)分頻后輸出 1HZ 的標(biāo)準(zhǔn)秒信號 oclk1s、500HZ 的按鍵消去抖信號。圖 秒信號產(chǎn)生電路框圖本系統(tǒng)使用的晶體振蕩器電路給數(shù)字鐘提供了一個頻率穩(wěn)定準(zhǔn)確的 20MHZ的方波信號，其輸出至分頻電路。因此這種振蕩電路輸出的是準(zhǔn)確度極高的信號。圖 LED 靜態(tài)驅(qū)動顯示原理圖１６第四章 單元電路設(shè)計 分頻模塊電路設(shè)計晶體振蕩器是構(gòu)成數(shù)字式時鐘的核心，振蕩器的穩(wěn)定度及頻率的精度決定了數(shù)字鐘計時的準(zhǔn)確程度，它保證了時鐘的走時準(zhǔn)確及穩(wěn)定。靜態(tài)驅(qū)動是指每個數(shù)碼管的每一個段碼都由一個 I/O 端口進(jìn)行驅(qū)動，其優(yōu)點(diǎn)是編程簡單，顯示亮度高，缺點(diǎn)是占用 I/O 端口多。 [7]EP1C3T144 引腳圖如圖 所示。選用該款芯片的原因是：① Altera 公司的 Quartus II 開發(fā)環(huán)境非常友好、直觀，為整個系統(tǒng)的開發(fā)提供了極大的方便；② 該 FPGA 片內(nèi)邏輯資源、IO 端口數(shù)和 RAM 容量都足夠用，并且價格相對來說比較便宜，速度快，可以滿足要求，且有很大的升級空間。譯碼顯示電路由八段譯碼器完成。控制信號由15矩形鍵盤輸入。計數(shù)器的輸出分別經(jīng)譯碼器送數(shù)碼管顯示。秒計數(shù)器滿60后向分計數(shù)器進(jìn)位，分計數(shù)器滿60后向小時計數(shù)器進(jìn)位，小時計數(shù)器按照“24翻1” 規(guī)律計數(shù)。本設(shè)計總體框架見附圖。 [7]１３第三章 數(shù)字鐘總體設(shè)計方案 數(shù)字鐘的構(gòu)成數(shù)字鐘實(shí)際上是一個對標(biāo)準(zhǔn)頻率（1HZ）進(jìn)行計數(shù)的計數(shù)電路。１２圖 全編譯后出現(xiàn)報錯信息如果編譯成功，可以見到如圖 所示的工程管理窗口左上角顯示了工程（例如工程 div）的層次結(jié)構(gòu)和其中結(jié)構(gòu)模塊耗用的邏輯宏單元數(shù)；在此欄下是編譯處理流程，包括數(shù)據(jù)網(wǎng)表建立、邏輯綜合、適配、配置文件裝配和時序分析等；最下欄是編譯處理信息；中欄式編譯報告項目選擇菜單，單擊其中各項可以詳細(xì)了解編譯與分析結(jié)果。編譯器首先檢查出工程設(shè)計文件中可能的錯誤信息，供設(shè)計者排除。步驟如下： FPGA 目標(biāo)芯片QuartusII 編譯器是由一系列處理模塊構(gòu)成的，這些模塊負(fù)責(zé)對設(shè)計項目的檢錯、邏輯綜合、結(jié)構(gòu)綜合、輸出結(jié)果的編輯配置，以及時序分析。１１使用 New Project Wizard 可以為工程指定工作目錄、分配工程名稱以及指定最高層設(shè)計實(shí)體的名稱，還可以指定要在工程中使用的設(shè)計文件、其它源文件、用戶庫和 EDA 工具，以及目標(biāo)器件系列和具體器件等。此文件夾將被 EDA 軟件默認(rèn)為工作庫。 具體設(shè)計流程首先建立工作庫目錄，以便存儲工程項目設(shè)計文件。14.（可選）使用 SignalTap II Logic Analyzer、 SignalProbe 功能或 Chip Editor 對設(shè)計進(jìn)行調(diào)試。 Assembler 為設(shè)計建立編程文件。在對源代碼進(jìn)行少量更改之后，還可以使用增量布局布線。7.（可選）使用仿真器對設(shè)計執(zhí)行功能仿真。 Analysis amp。4.（可選）使用 SOPC Builder 或 DSP Builder 建立系統(tǒng)級設(shè)計。流程圖中可以包含代表其它設(shè)計文件的符號；還可以使用MegaWizard PlugIn Manager 生成宏功能模塊和 IP 內(nèi)核的自定義變量，在設(shè)計中將它們實(shí)例化。 Text Editor（文本編輯器）建立 Verilog HDL、VHDL 或 Altera 硬件１０描述語言（AHDL）設(shè)計。編譯和仿真檢測無誤后，便可將下載信息通過 QuartusII 提供的編程器下載入目標(biāo)器件中了。在進(jìn)行編譯后，可對設(shè)計進(jìn)行時序仿真。 S y n t h e s i s( 分析與綜合 )F i l t e r( 適配器 )A s s e m b l e r( 編程文件匯編 )編輯器T i m i n g A n a l y z e r( 時序分析器 )設(shè)計輸入 綜合或編譯 適配器件 下載仿真圖 QuartusII 設(shè)計流程在設(shè)計輸入之后，QuartusII 的編譯器將給出設(shè)計輸入的錯誤報告。圖 下排的流程框圖是與上面的 QuartusII 設(shè)計流程相對照的標(biāo)準(zhǔn)的 EDA 開發(fā)流程。在 Compiler Tool 窗口中，可以打開該模塊的設(shè)置文件或報告文件，或者打開其它相關(guān)窗口。編譯器包括的功能模塊有分析/ 綜合器、適配器、裝配器、時序分析器、設(shè)計輔助模塊、EDA 網(wǎng)表文件生成器、編輯數(shù)據(jù)接口等。此外，QuartusII 與 MATLAB 和 DSP Builder 結(jié)合，可以進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開發(fā)，是 DSP 硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵 EDA 技術(shù)。 QuartusII 也可以利用第三方的綜合工具，如 FPGA Compiler II，并能直接調(diào)用這些工具。Altera 公司的 QuartusII 開發(fā)工具人機(jī)界面友好、易于使用、性能優(yōu)良，并自帶編譯、仿真功能。QuartusII 是 Altera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境，Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。由于狀態(tài)機(jī)到HDL語言有一種標(biāo)準(zhǔn)的對應(yīng)描述方式，所以這種輸入方式最后所能達(dá)到的工作速度和芯片利用率主要取決于綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關(guān)系。一般大都使用成熟的IP 核和中小規(guī)模集成電路所搭成的現(xiàn)成電路，整體放到一片可編程邏輯器件的內(nèi)部去，其硬件工作速度和芯片利用率很高，但是當(dāng)項目很大時，該方法就顯得有些繁瑣；狀態(tài)機(jī)描述主要用來設(shè)計基于狀態(tài)機(jī)思想的時序電路。可以分為電路原理圖描述，狀態(tài)機(jī)描述和波形描述3種形式。用這種方式描述的項目最后所能達(dá)到的性能與設(shè)計人員的水平、經(jīng)驗以及綜合軟件有很大的關(guān)系。具體的設(shè)計輸入方式有以下幾種：。CPLD/FPGA軟件設(shè)計可分為兩大塊：編程語言和編程工具。最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片CPLD/FPGA中。根據(jù)適配后的仿真模型，可以進(jìn)行適配后時序仿真，因為已經(jīng)得到器件的實(shí)際硬件特性（如時延特性），所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實(shí)際性能。射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。，仿真過程不涉及具體器件的硬件特性，是較為粗略的。，生成門級描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。這一步驟適用于大型設(shè)計，因為對于大型設(shè)計來說，在綜合前對源代碼仿真，就可以大大減少設(shè)計重復(fù)的次數(shù)和時間。，這是設(shè)計中最為普遍的輸入方式。CPLD/。目前這種高層次的設(shè)計方法已被廣泛采用。IR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動布線實(shí)現(xiàn)各種電路的連接。當(dāng)IOB控制的引腳被定義為輸出時，CLB陣列的輸出信號OUT也可以有兩條傳輸途徑：一條是直接經(jīng)MUX送至輸出緩沖器，另一條是先存入輸出通路D觸發(fā)器，再送至輸出緩沖器。緩沖器的輸出分成兩路：一路可以直接送到MUX ，另一路延時幾個納秒（或者沒有延時）后送到輸入通路D觸發(fā)器，再送到數(shù)據(jù)選擇器。每個IOB控制一個引腳，它們可被配置為輸入、輸出或雙向 I/O功能。IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。另外，邏輯函數(shù)發(fā)生器F 和G 還可以作為器件內(nèi)高速RAM或小的可讀寫存儲器使用，它由信號變換電路控制。CLB中的邏輯函數(shù)發(fā)生器F和G均為查找表結(jié)構(gòu)，其工作原理類似于ROM。CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過對CLB內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器G、F和H 的輸出可以連接到CLB 輸出端X或Y，并用來選擇觸發(fā)器的激勵輸入信號、時鐘有效邊沿、時鐘使能信號以及輸出信號。這個函數(shù)發(fā)生器能實(shí)現(xiàn)3輸入變量的各種組合函數(shù)。這兩個函數(shù)發(fā)生器是完全獨(dú)立的，均可以實(shí)現(xiàn)4輸入變量的任意組合邏輯函數(shù)。CLB 中3個邏輯函數(shù)發(fā)生器分別是G、F和H，相應(yīng)的輸出是G’、F’和H ’。 [4] 的主要組成部分。這3種可編程電路是：可編程邏輯模塊（CLBConfigurable Logic Block）、輸入/ 輸出模塊（IOBI/O Block）和互連資源（IR—Interconnect Resource）。 [3] FPGA 基本結(jié)構(gòu)FPGA具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實(shí)現(xiàn)不同的設(shè)計。使用CPLD/FPGA開發(fā)數(shù)字電路，可以大大縮短設(shè)計時間，減少PCB面積，提高系統(tǒng)的可靠性。它如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入或硬件描述語言自由的設(shè)計一個數(shù)字系統(tǒng)。４第二章 FPGA 簡介 FPGA 概述FPGA是現(xiàn)場可編程門陣列（Field Programmable Gate Array）的簡稱，與之相應(yīng)的CPLD 是復(fù)雜可編程邏輯器件（ Complex Programmable Logic Device）的簡稱，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，有時可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或CPLD/PGFA。具有校時以及整點(diǎn)報時功能，可以對時、分進(jìn)行單獨(dú)校對，使其校正到標(biāo)準(zhǔn)時間。近些