【正文】 CNT24 ISSIGNAL H_H,H_L:STD_LOGIC_VECTOR(3 DOWNTO 0)。 H_OUT_H,H_OUT_L :OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。 ADD,MINUS :IN STD_LOGIC。ENTITY CNT24 ISPORT(CLK_1HZ :IN STD_LOGIC。USE 。END BEHAVIOR。M_OUT_H=M_H。END IF。 END IF。 M_L=M_L+S_LINK_M。 M_LINK_H=0000。 ELSIF (M_H/=0101 AND M_L=1001) THEN M_H=M_H+0001。 M_L=0000。 M_LINK_H=0001。 ELSIF S_LINK_M=0001 THEN IF (M_H=0101 AND M_L=1000) THEN M_H=0101。 END IF。 M_L=M_L39。 M_L=1001。 ELSIF (M_H/=0000 AND M_L=0000) THEN M_H=M_H39。 THEN IF (M_H=0000 AND M_L=0000) THEN M_H=0101。 ELSIF MINUS=39。139。 ELSE M_H=M_H。139。 M_L=0000。039。139。ARCHITECTURE BEHAVIOR OF CNT60_M ISSIGNAL M_H,M_L:STD_LOGIC_VECTOR(3 DOWNTO 0)。 M_OUT_H,M_OUT_L :OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。 S_LINK_M :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 CLOCK_M_EN :IN STD_LOGIC。USE 。 秒模塊仿真波形LIBRARY IEEE。S_OUT_L=S_L。END PROCESS。 END IF。139。 ELSE S_H=S_H。 S_L=0000。 ELSIF (S_H/=0101 AND S_L=1001) THEN S_H=S_H+39。 S_L=0000。 S_L=1001。 ELSIF (S_H=0101 AND S_L=1000) THEN S_LINK_M=0001。 END IF。 S_L=S_L39。 S_L=1001。 ELSIF (S_H/=0000 AND S_L=0000) THEN S_H=S_H39。 THEN IF (S_H=0000 AND S_L=0000) THEN S_H=0101。 ELSIF MINUS=39。139。 ELSE S_H=S_H。139。 S_L=0000。039。139。ARCHITECTURE BEHAVIOR OF CNT60_S ISSIGNAL S_H,S_L:STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_OUT_H,S_OUT_L :OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。 ADD,MINUS :IN STD_LOGIC。ENTITY CNT60_S ISPORT(CLK_1HZ :IN STD_LOGIC。USE 。 END BEHAVIOR。 END PROCESS。 END IF。 ELSE CNT=CNT+39。 THEN IF CNT=11000 THEN CNT=00000。event AND CLK =39。039。 ARCHITECTURE BEHAVIOR OF DIVCLK_50 IS SIGNAL CNT:STD_LOGIC_VECTOR(4 DOWNTO 0):=00000。 CLK_50:OUT std_logic)。USE 。第五章 VHDL程序設計LIBRARY IEEE。5）整點報時功能模塊ALERT：輸入為分／秒信號，輸出為高頻聲控1KHz和1Hz。 3）分計數(shù)模塊MINUTE60進制，帶有進位SLINKM和加減調節(jié)功能的，輸入為1Hz脈沖和低電平有效的使能信號及加減信號，輸出分個位、十位及進位信號MLINKH。： 1）分頻模塊：整點報時用的1kH與1Hz的脈沖信號，這里的輸入信號是50MHz信號，所以需要一個50分頻和一個1000分頻；時間基準采用1Hz輸入信號，則再用1000分頻將1KHz分頻成1Hz。 EP2C3T144C8引腳圖顯示電路所選用4個數(shù)碼管以動態(tài)顯示掃描方式完成時、分顯示。EP2C3T144是Altera公司生產的Cyclone I代、（內核），（I/O），容量為2910個LE，擁有13個 M4KRAM（4K位+奇偶校驗）塊；除此之外，還集成了許多復雜的功能，提供了全功能的鎖相環(huán)（PLL），用于板級的時鐘網絡管理和專用I/O口，這些接口用于連接業(yè)界標準的外部存儲器器件，具有成本低和使用方便的特點，具有以下特性：① 新的可編程架構通過設計實現(xiàn)低成本；② 嵌入式存儲資源支持各種存儲器應用和數(shù)字信號處理器（DSP）；③ 采用新的串行置器件如EPCS1的低成本配置方案；④ 支持LVTTL、LVCMOS、SSTL2以及SSTL3 I/O標準；⑤ 支持66MHZ，32位PCI標準；⑥ 支持低速（311Mbps）LVDS I/O；⑦ 支持串行總線和網絡接口及各種通信協(xié)議；⑧ 使用PLL管理片內和片外系統(tǒng)時序；⑨ 支持外部存儲器，包括 DDR SDRAM（133MHZ），F(xiàn)CRAM以及 SDR SDRAM；⑩ 支持多種IP，包括Altera公司的MegaCore以及其合伙組織的IP，支持最新推出的Nios II嵌入式處理器，具有超凡的性能、低成本和最完整的一套軟件開發(fā)工具。 數(shù)字鐘硬件電路設計本系統(tǒng)擬采用Altera公司Cyclone系列的EP2C3T144芯片。時基電路可以由石英晶體振蕩電路構成，假設晶振頻率1MHz，經過6次十分頻就可以得到秒脈沖信號。計時出現(xiàn)誤差時，可以用校時電路校時、校分。計數(shù)滿后各計數(shù)器清零，重新計數(shù)。 數(shù)字鐘的工作原理振蕩器產生穩(wěn)定的高頻脈沖信號，作為數(shù)字鐘的時間基準，然后經過分頻器輸出標準秒脈沖。[7]第三章 數(shù)字鐘總體設計方案 數(shù)字鐘的構成數(shù)字鐘實際上是一個對標準頻率（1HZ）進行計數(shù)的計數(shù)電路。如果編譯成功，可以見到工程管理窗口左上角顯示了工程（例如工程div）的層次結構和其中結構模塊耗用的邏輯宏單元數(shù)；在此欄下是編譯處理流程，包括數(shù)據(jù)網表建立、邏輯綜合、適配、配置文件裝配和時序分析等；最下欄是編譯處理信息；中欄式編譯報告項目選擇菜單，單擊其中各項可以詳細了解編譯與分析結果。編譯器首先檢查出工程設計文件中可能的錯誤信息，供設計者排除。步驟如下：QuartusII編譯器是由一系列處理模塊構成的，這些模塊負責對設計項目的檢錯、邏輯綜合、結構綜合、輸出結果的編輯配置，以及時序分析。使用New Project Wizard可以為工程指定工作目錄、分配工程名稱以及指定最高層設計實體的名稱，還可以指定要在工程中使用的設計文件、其它源文件、用戶庫和EDA工具，以及目標器件系列和具體器件等。此文件夾將被EDA軟件默認為工作庫。 具體設計流程首先建立工作庫目錄，以便存儲工程項目設計文件。14.（可選）使用SignalTap II Logic Analyzer、SignalProbe功能或Chip Editor對設計進行調試。在對源代碼進行少量更改之后，還可以使用增量布局布線。7.（可選）使用仿真器對設計執(zhí)行功能仿真。 amp。4.（可選）使用SOPC Builder或DSP Builder建立系統(tǒng)級設計。流程圖中可以包含代表其它設計文件的符號；還可以使用MegaWizard PlugIn Manager生成宏功能模塊和IP內核的自定義變量，在設計中將它們實例化。 Editor（文本編輯器）建立 Verilog HDL、VHDL或Altera硬件描述語言（AHDL）設計。編譯和仿真檢測無誤