基于fpga的多功能時(shí)鐘設(shè)計(jì)-文庫(kù)吧資料
2025-06-11 08:13本頁(yè)面
【正文】 segs = 739。b1000000。 endcase 29 else case(temp[15:12]) 439。 default segs = 739。d9: segs = 739。b0000000。 439。d7: segs = 739。b0000010。 439。d5: segs = 739。b0011001。 439。d3: segs = 739。b0100100。 439。d1: segs = 739。b1000000。b1011) case(temp[11:8]) 439。b1111111。b0010000。 439。d8: segs = 739。b1111000。 439。d6: segs = 739。b0010010。 439。d4: segs = 739。b0110000。 439。d2: segs = 739。b1111001。 439。d0: segs = 739。 endcase else if(a==439。 default segs = 739。d9: segs = 739。b0000000。 439。d7: segs = 739。b0000010。 439。d5: segs = 739。b0011001。 439。d3: segs = 739。b0100100。 439。d1: segs = 739。b1000000。b1110) case(temp[3:0]) 439。b1111111。b1000110。 439。hb: segs = 739。b0001000。 439。h9: segs = 739。b0000000。 439。h7: segs = 739。b0000010。 439。h5: segs = 739。b0011001。 439。h3: segs = 739。b0100100。 439。h1: segs = 739。b1000000。 endcase end else begin case(temp[31:28])//hours 十位 439。 26 default segs = 739。ha: segs = 739。b0010000。 439。h8: segs = 739。b1111000。 439。h6: segs = 739。b0010010。 439。h4: segs = 739。b0110000。 439。h2: segs = 739。b1111001。 439。h0: segs = 739。 endcase end else if(a==439。 default segs = 739。d5: segs = 739。b0011001。 439。d3: segs = 739。b0100100。 439。d1: segs = 739。b1000000。b1101) begin case(temp[23:20]) 439。b1111111。b0010000。 439。d8: segs = 739。b1111000。 439。d6: segs = 739。b0010010。 439。d4: segs = 739。b0110000。 439。d2: segs = 739。b1111001。 439。d0: segs = 739。b0) begin if(a==439。b1110。b0111。//M13 else if(a==439。b1101) a=439。b1101。end always(posedge cp2) // 掃描信號(hào)循環(huán)變化 if(a==439。 else begin temp[15:0]=t。(~set)amp。temp[31:16]=t1[23:8]。setamp。switch==0),// 產(chǎn)生hours 十位計(jì)數(shù)使能信號(hào) led[2]=0。t[19:16]==439。d5)):(adj[2]amp。switch==0),//產(chǎn)生 23 minutes 十位計(jì)數(shù)使能信號(hào) enp4=~ad?(enp3amp。(t[11:8]==439。d9):(adj[0]amp。d5)amp。h9):(adj[1]amp。//秒表模塊 assign cp= ad?cp3:cp1, en0=(~ad)|(switchamp。//鬧鐘模塊 radio u10(rcrl,t[15:0],cp1,cp3,led[7:3])。//hours 個(gè)位計(jì)數(shù) counter3 u6(enp5,0,cp,t[23:20])。//minutes 個(gè)位計(jì)數(shù) counter6 u4(enp3,0,cp,t[15:12])。 //second 個(gè)位計(jì)數(shù) counter6 u2(enp1,0,cp,t[7:4])。 //輸出頻率 10HZ in50MHz_out100Hz u12(clk,cp4)。//輸出頻率 1HZ in50MHz_out1kHz u7(clk,cp2)。 end //chu shi hua wire eno,enp1,enp2,enp3,enp4,enp5。// 秒表模式臨時(shí)變量 //使能信號(hào) initial begin a=439。//走時(shí)模式和校時(shí)模式臨時(shí)變量 wire [23:0] t1。//shu ma guan reg [31:0] temp。//led 燈 reg [3:0] a。//數(shù)碼管 output [3:0] a。//定義輸入端口 input [3:0] adj。 遇到的最主要的問(wèn)題：秒表設(shè)計(jì)模塊中的 1/100 秒在數(shù)碼管上無(wú)法正?？焖亠@示（由于 led 燈的余輝效應(yīng)造成） 記錄數(shù)據(jù)時(shí)的準(zhǔn)確度也就下降 ，人們正常按鍵時(shí)間或大于 秒 所以秒表的十分位為準(zhǔn)確位 百分位不準(zhǔn)確 7 參考文獻(xiàn) 【 1】 《 Verilog hdl 與數(shù)字 asic 設(shè)計(jì)基礎(chǔ)》 和 （羅杰主編） (8)附錄（源代碼） module top(set,ad,swo,swp,switch,bcrl,rcrl,scrl,clk,adj,segs,a,led 21 )。例如我就設(shè)置啦顯示的中間變量 temp【 31:0】 通過(guò)不同的模式轉(zhuǎn)換將不同的值賦給 temp 變量，這樣顯示的代碼就可重復(fù)使用。手動(dòng)校時(shí)模式 ad=1 set=0 swo=0 3，鬧鐘設(shè)定和開(kāi)關(guān)模式 （ brcl） N3 鬧鈴 (led 燈 )開(kāi)關(guān) 鬧鈴響時(shí) M11 M5 亮燈以10MHZ 閃爍 鬧鈴設(shè)定 ad=0 set=1 swo=0 設(shè)置方法和校時(shí)方法共用鍵（ A7 M4 C11 G12） 方法相同 15 4，秒表模式 ad=0 set=0 swo=1 (swp) 暫停鍵 低電平有效 A7 清零鍵 （包括數(shù)據(jù)清零） M4 記錄數(shù)據(jù)鍵 每按一次 記錄一個(gè)時(shí)間數(shù)據(jù)（ 59 分 59 秒 99以?xún)?nèi)） 可記錄 10 組數(shù)據(jù) 并可顯示當(dāng)前數(shù)據(jù)的序號(hào) Switch=0 時(shí) [ ] [ ] [ ] [ ] ^ ^ ^ ^ 顯示 C 數(shù)據(jù)序號(hào) 分 分 Switch=1 時(shí) [ ] [ ] [ ] [ ] ^ ^ ^ ^ 秒 秒 秒 秒 16 (
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