【正文】 就可以進(jìn)行仿真了。 圖 44 編譯界面 圖 45 編譯報(bào)告 建立仿真波形文件 :在主菜單中選擇 File/New 選項(xiàng)，在彈出的 New 對(duì)話框中選擇Vector Waveform File。第三，編程（ Assembler） ：產(chǎn)生多種 形式的器件編程映像文件 ，通過(guò)軟件下載到目標(biāo)器件當(dāng)中去，對(duì)應(yīng)的菜單命令是 QuartusⅡ主窗口 Process菜單下 Start\Start Assemble；最后，時(shí)序分析 (Classical Timing Analyzer) ：計(jì)算給定設(shè)計(jì)與器件上的延時(shí)，完成設(shè)計(jì)分析的時(shí)序分析和所有邏輯的性能分析，菜單命令是 QuartusⅡ主窗口 Process 菜單下 Start\Start Classical Timing Analyzer 。 Synthesis） ：設(shè)計(jì)文件進(jìn)行分析和檢查輸入文件是否有錯(cuò)誤，對(duì)應(yīng)的菜單命令是 QuartusⅡ主窗口 Process 菜單下 Start\Start Analysis amp。 分步編譯就是使用對(duì)應(yīng)命令分步執(zhí)行對(duì)應(yīng)的編譯環(huán)節(jié)，每完成一個(gè)編譯環(huán)節(jié)，生成一個(gè)對(duì)應(yīng)的編譯報(bào)告。 Synthesis）、適配（ Fitter）、編程（ Assembler）、時(shí)序分析 (Classical Timing Analysis) 。編譯開(kāi)始前，可以先對(duì)工程的參數(shù)進(jìn)行設(shè)置。 （ 2） 硬件描述語(yǔ)言輸入方式 硬件描述語(yǔ)言是用文本方式描述設(shè)計(jì)，硬件描述語(yǔ)言有 ABEL、 AHDL、 VHDL、 Verilog等，其中 VHDL 和 Verilog 已成為 IEEE 標(biāo)準(zhǔn)。 圖 43 Quartus II 的設(shè) 計(jì)流程 將所設(shè)計(jì)的電路的邏輯功能按照開(kāi)發(fā)系統(tǒng)要求的形式表達(dá)出來(lái)的過(guò)程稱為設(shè)計(jì)輸入。 QuartusII 軟件允許在設(shè)計(jì)流程的每個(gè)階段使用 QuartusII 圖形用戶界面、 EDA 工具界面或命令行界面，用戶可以根據(jù)北華航天工業(yè)學(xué)院畢業(yè)論文 15 設(shè)計(jì)的需要選擇整個(gè)設(shè)計(jì)流程用一個(gè)界面完成還使用多個(gè)界面完成。第三個(gè)空白處需添入的是工程的頂層設(shè)計(jì)實(shí)體名稱，要求頂層設(shè)計(jì)實(shí)體名稱和新建的工程名稱保持一致。 在圖 42 中的第一個(gè)空白處需添入新建工程工作目錄的路徑，為便于管理， Quartus II軟件要求每一個(gè)工程項(xiàng)目及其相關(guān)文件都統(tǒng)一存儲(chǔ)在單獨(dú)的文件夾中。其初始界面如圖 41 所示。 Altera 在 QuartusII 中包含了許多諸如SignalTapII、 Chip Editor 和 RTL Viewer 的設(shè)計(jì)輔助工具，集成了 SOPC 和 HardCopy 設(shè)計(jì)流程，并且繼承了 MaxplusII 友好的圖形界面及簡(jiǎn)便的使用方法。 Maxplus II 作為 Altera 的上一代 PLD 設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。對(duì)第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方 EDA 工具。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 北華航天工業(yè)學(xué)院畢業(yè)論文 13 第 4 章 Quarters II 軟件簡(jiǎn)介 Quartus II 軟件 概況 QuartusII 是 Altera 公司的綜合性 PLD/FPGA 開(kāi)發(fā)軟件，支持原理圖、 VHDL、VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。這一點(diǎn)在進(jìn)行 DS18B20 硬件連接和軟件設(shè)計(jì)時(shí)也要給予一定的重視。因此，在用DS1820 進(jìn)行 長(zhǎng)距離測(cè)溫系統(tǒng)設(shè)計(jì)時(shí)要充分考 慮總線分布電容和阻抗匹配問(wèn)題。當(dāng)將總線電纜改為雙絞線帶屏蔽電纜時(shí)，正常通訊距離可達(dá) 150m，當(dāng)采用每米絞合次數(shù)更多的雙絞線帶屏蔽電纜時(shí)，正常通訊距離進(jìn)一步加長(zhǎng)。 （ 3） 連接 DS18B20 的總線電纜是有長(zhǎng)度限制的。 （ 2） 在 DS18B20 的有關(guān)資料中均未提及單總線上所掛 DS18B20 數(shù)量問(wèn)題，容易 使人誤認(rèn)為可以掛任意多個(gè) DS18B20，在實(shí)際應(yīng)用中并非如此。 DS18B20 使用過(guò)程中的 注意事項(xiàng) DS1820 雖然具有測(cè)溫系統(tǒng)簡(jiǎn)單、測(cè)溫精度高、連接方便、占用口線少等優(yōu)點(diǎn)，但在實(shí)際 應(yīng)用中也應(yīng)注意以下幾方面的問(wèn)題： （ 1） 小的硬件開(kāi)銷需要相對(duì)復(fù)雜的 軟件 進(jìn)行補(bǔ)償，由于 DS18B20 與微處理器間采用 串行數(shù)據(jù)傳送，因此 ，在對(duì) DS18B20 進(jìn)行讀寫編程時(shí)，必須嚴(yán)格的保證讀寫時(shí)序，否則將無(wú)法讀取測(cè)溫結(jié)果。圖 36 中的斜率累加器用于補(bǔ)償和修正測(cè)溫過(guò)程中的非線性，其輸出用于修正計(jì)數(shù)器 1 的預(yù)置值。計(jì)數(shù)器 1 和溫度寄存器被預(yù)置在－ 55℃ 所對(duì)應(yīng)的一個(gè)基數(shù)值 。圖中低溫度系數(shù)晶振的振蕩頻率受溫度影響很小，用于產(chǎn)生固定頻率的脈沖信號(hào)送給計(jì)數(shù)器 1。因此，總線控制器在讀時(shí)序開(kāi)始后必須停止把 I/O腳驅(qū)動(dòng)為低電平 15us，以讀取 I/O 腳狀態(tài)。在總線控制器發(fā)出讀時(shí)序后， DS18B20 通過(guò)拉高或拉低總線上來(lái)傳輸 1 或 0、當(dāng)傳輸邏輯 0 結(jié)束后，總線將被釋放，通過(guò) 上拉電阻回到上升沿狀態(tài)。 所有的讀時(shí)序必須最少 60us，包括兩個(gè)讀周期間至少 1us 的恢復(fù)時(shí)間。當(dāng)總線被釋放的時(shí)候， 5k 的上拉電阻將拉高總線。當(dāng)總線控制器把數(shù)據(jù)線從高電平拉到低 電平時(shí)，寫時(shí)序開(kāi)始?？偩€控制器通過(guò)寫 1時(shí)序?qū)戇壿?1 到 DS18B20，寫時(shí)序?qū)戇壿?0到 DS18B20。低電平就寫 0?？偩€控制器初始化寫時(shí)序后， DS18B20 在一個(gè) 15us 到 60us 的窗口內(nèi)對(duì) I/O 線采樣。單總線由 5K上拉電阻拉高電平。 表 31 溫度寄存器格式 LSB Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0 72 62 52 42 32 2 12 02 MSB Bit 15 Bit 14 Bit 13 Bit 12 Bit11 Bit 10 Bit 9 Bit 8 S S S S S 102 92 82 高速暫存器 字節(jié)地址 暫存器內(nèi)容 0 溫度 LSB 1 溫度 MSB 2 TH 用戶字節(jié) 1* 3 TL 用戶字節(jié) 2* 4 配置寄存器 * 5 保 留 位 （ FFH） 6 保 留 位 (0CH) 7 保 留 位 (10H) 8 CRC* EEPROM TH 用戶字節(jié) 1* TL 用戶字節(jié) 2* 配置寄存器 * 圖 33 DS18B20 的存儲(chǔ)器 北華航天工業(yè)學(xué)院畢業(yè)論文 10 DS18B20 的時(shí)序 與 DS18B20 間的任何通訊都需要以初始化序列開(kāi)始，一個(gè)復(fù)位脈沖跟著一個(gè)存在脈沖表明 DS18B20 已經(jīng)準(zhǔn)備好發(fā)送和接收數(shù)據(jù)。在 DS18B20 出廠時(shí)該位被設(shè)置為 0，用戶不要去改動(dòng)。這部分是需要設(shè)計(jì)者自行設(shè)計(jì)的。高五位都是符號(hào)位，在讀取溫度時(shí)只需 MSB 中的低四位和 LSB 的整個(gè)字節(jié)。即所測(cè)溫度值為 T=T*。 DS18B20 溫度傳感器的內(nèi)部存儲(chǔ)器包括一個(gè)高速暫存 RAM 和一個(gè)非易失性的可電擦除的 EEPROM，后者存放高溫度和低溫度觸發(fā)器 TH、TL 和結(jié)構(gòu)寄存器。 64 位光刻 ROM 的排列是：開(kāi)始 8 位（ 28H）是產(chǎn)品類型標(biāo)號(hào)，接著的 48 位是該DS18B20 自身的序列號(hào)，最 后 8 位是前面 56 位的循環(huán)冗余校驗(yàn)碼（ CRC=X8+X5+X4+1）。 DS18B20 內(nèi)部結(jié)構(gòu) 圖 32 DS18B20 內(nèi)部結(jié)構(gòu) 圖 31 DS18B20 外形及引腳排列 圖 DS18B20 外形及引腳排列 北華航天工業(yè)學(xué)院畢業(yè)論文 9 DS18B20 內(nèi)部結(jié)構(gòu)主要由 4 部分組成： 64 位光刻 ROM、溫度傳感器、非揮發(fā)的溫度報(bào)警觸發(fā)器 TH 和 TL、配置寄存器。 （ 2） GND 為電源地。 DS18B20 的引腳 DS18B20 溫度傳感器是美國(guó) DALLAS 半導(dǎo)體公司最新推出的一種改進(jìn)型智能溫度傳感器，與傳統(tǒng)的熱敏電阻等測(cè)溫元件相比，它能直接讀出被測(cè)溫度，并且可根據(jù)實(shí)際要求通過(guò)簡(jiǎn)單的編程實(shí)現(xiàn) 9～ 12 位的數(shù)字值讀數(shù)方式。 傳統(tǒng)方法多以熱電阻和熱電偶等為溫度敏感元件，但都存在可靠性差，準(zhǔn)確度和精度低的缺點(diǎn)。這種輸入方式最后所能達(dá)到的工作速度和芯片利用率也 主要取決于綜合軟件。在圖形的方式下定義好各個(gè)工作狀態(tài)，然后在各個(gè)狀態(tài)上輸入轉(zhuǎn)換條件以及相應(yīng)的輸入輸出，最后生成VHDL 語(yǔ)言描述，送去綜合軟件綜合到可編程邏輯器件的內(nèi)部 。 電路原理圖方式描述比較直觀和高效，對(duì)綜合軟件的要求不高。可以分為電路原理圖描述，狀態(tài)機(jī)描述和波形描述 3 種形式。用這種方式描述的項(xiàng)目最后所能達(dá)到的性能與設(shè)計(jì)人員的水平、經(jīng)驗(yàn)以及綜合軟件有很大的關(guān)系。具體的設(shè)計(jì)輸入方式有以下幾種： （ 1） HDL 語(yǔ)言方式。 CPLD/FPGA 軟件設(shè)計(jì)可分為兩大塊：編程語(yǔ)言和編程工具。 最后將適配器產(chǎn)生的器件編程文件通過(guò)編程器或下載電纜載入到目標(biāo)芯片CPLD/FPGA 中。根據(jù)適配后的仿真模型，可以進(jìn)行適配后 時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確的預(yù)期未來(lái)芯片的實(shí)際性能。 （ 7） 利用適配器將綜合后的網(wǎng)絡(luò)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。 （ 6） 利用產(chǎn)生的網(wǎng)絡(luò)表文件進(jìn)行適配前的時(shí)序仿真，仿真過(guò)程不涉及具體器件的硬件特性，是較為粗略的。 北華航天工業(yè)學(xué)院畢業(yè)論文 6 （ 5） 利用綜合器對(duì) VHDL 源代碼進(jìn)行綜合優(yōu)化處理，生成門級(jí)描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。這一步驟適用于大型設(shè)計(jì)，因?yàn)閷?duì)于大型設(shè)計(jì)來(lái)說(shuō)，在綜合前對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。 （ 3） 將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的 VHDL 文件。 （ 2） 輸入 VHDL 代碼，這是設(shè)計(jì)中最為普遍的輸入方式。CPLD/FPGA 系統(tǒng)設(shè)計(jì)的工作流程如圖 22 所示。目前這種高層次的設(shè)計(jì)方法已被廣泛采用。 IR 主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開(kāi)關(guān)，通過(guò)自動(dòng)布線實(shí)現(xiàn)各種電路的連接。 （ 3） 可編程互連資源 IR。 圖 21 CLB 基本結(jié)構(gòu) 當(dāng) IOB 控制的引腳被定義為輸出時(shí)， CLB 陣列的輸出信號(hào) OUT 也可以有兩條傳輸途徑：一條是直接經(jīng) MUX 送至輸出緩沖器，另一條是先存入輸出通路 D 觸發(fā)器，再送至輸出緩沖器。緩沖器的輸出分成兩路：一路可以直接送到 MUX，另一路經(jīng)延時(shí)幾納秒（或者不延時(shí)）送到輸入通路 D 觸發(fā)器，再送到數(shù)據(jù)選擇器。 每個(gè) IOB 控制一個(gè)引腳，它們可被配置為輸入、輸出或雙向 I/O 功能。 IOB 提供了器件引腳和內(nèi)部邏輯陣列之間的連接。另一方面，邏輯函數(shù)發(fā)生器 F 和 G 還可以作為器件內(nèi)高速 RAM 或小的可讀寫存儲(chǔ)器使用，它由信號(hào)變換電路控制。 CLB 中的邏輯函數(shù)發(fā)生器 F 和 G 均為查找表結(jié)構(gòu)，其工作原理類似于 ROM。 CLB 中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過(guò)對(duì) CLB 內(nèi)部數(shù)據(jù)北華航天工業(yè)學(xué)院畢業(yè)論文 4 選擇器的編程，邏輯函數(shù)發(fā)生器 G、 F 和 H 的輸出可以連接到 CLB 輸出端 X 或 Y，并用來(lái) 選擇觸發(fā)器的激勵(lì)輸入信號(hào)、時(shí)鐘有效邊沿、時(shí)鐘使能信號(hào)以及輸出信號(hào)。這個(gè)函數(shù)發(fā)生器能實(shí)現(xiàn) 3輸入變量的各種組合函數(shù)。這兩個(gè)函數(shù)發(fā)生器是完全獨(dú)立的，均可以實(shí)現(xiàn) 4 輸入變量的任意組合邏輯函數(shù)。 CLB 中 3 個(gè)邏輯函數(shù)發(fā)生器分別是 G、 F和 H，相應(yīng)的輸出是 G’、 F’和 H’。 （ 1） CLB 是 FPGA 的主要組成部分。這 3 種可編程電路是：可編程邏輯模塊、輸入 /輸出模塊（ IOBI/O Block）和互連資源。 FPGA 的基本 結(jié)構(gòu) FPGA 具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來(lái)實(shí)現(xiàn)不同的設(shè)計(jì)。使用 CPLA/FPGA 開(kāi)發(fā)數(shù)字電路，可以大大縮短設(shè) 計(jì)時(shí)間，減少 PCB 面積，提高系統(tǒng)的可靠性。它如同一張白紙或是一堆積