【正文】 5) 實驗結果的測試和仿真 仿真波形如下： Counter10 Counter6 17 Counter3 Bell 18 Radio 實驗結果及說明： (1) 正常走時模式 Switch=1 時顯示 分分：秒秒 Switch=0 時顯示 時時：分分； (2) 手動校時模式 ad=1 set=0 swo=0 使 ad=1,每按一下 [ ] [ ] [ ] [ ] switch=1,每按一下循環(huán)加一 (分分秒 19 秒 ) A7 M4 C11 G12 [ ] [ ] [ ] [ ] A7 M4 C11 G12 switch=0,每按一下循環(huán)加一 (時時分分 ) A7 M4 C11 G12 例如設定為 20:12:08 (3) 鬧鐘設定和開關模式 （ brcl） N3 鬧鈴 (led 燈 )開關 鬧鈴響時 M11 M5 亮燈以 10MHZ 閃爍 鬧鈴設定 ad=0 set=1 swo=0 設置方法和校時方法共用鍵（ A7 M4 C11 G12） 方法相同 (4) 秒表模式 ad=0 set=0 swo=1 (swp) 暫停鍵 低電平有效 A7 清零鍵 （包括數(shù)據(jù)清零） M4 記錄數(shù)據(jù)鍵 每按一次 記錄一個時間數(shù)據(jù)（ 59 分 59 秒 99 以內(nèi)） 可記錄 10 組數(shù)據(jù) 并可顯示當前數(shù)據(jù)的序號 Switch=0 時 [ ] [ ] [ ] [ ] ^ ^ ^ ^ 顯示 C 數(shù)據(jù)序號 分 分 Switch=1 時 [ ] [ ] [ ] [ ] ^ ^ ^ ^ 20 秒 秒 秒 秒 C11 （ — ） 數(shù)據(jù)減鍵 序號循環(huán)減一 最小為 1 G12（ +） 數(shù)據(jù)加鍵 序號循環(huán)加一 最大為 9 序號即為數(shù)據(jù)記錄 的順序 (5) 其他按法 皆為正常走時模式 6 實驗總結與感想 通過多功能時鐘的設計過程，我深刻的感覺到復雜電路設計的思路和方法特別重要，好的方法不僅省時省力，也可使程序運行更穩(wěn)定快速高效。//計數(shù)器加 1 end endmodule 鬧鐘設定模塊 t1 代碼見附錄 仿電臺報時 代碼見附錄 秒表 t2 代碼見附錄 6 4 實驗內(nèi)容及步驟 （ 1） 創(chuàng)建工程 命名為 top_clock 7 （ 2） 選擇 BASYS2 型號 并完成創(chuàng)建 8 （ 3）新建 verilogmodule 文件 命名為 top （ 3） 添加完整代碼 完整代碼見附錄 9 （ 4） 檢查語法直至通過 雙擊 Synthesize— XST (5) 創(chuàng)建時鐘信號約束 即 CLK (6) 創(chuàng)建管腳約束 雙擊 管腳設置為 10 管腳分布 a[0]a[3]?K14 F12 J12 M13 數(shù)碼管掃描信號 adj[0]— adj[3]?G12 C11 M4 A7 校時及鬧鐘設定及秒表按鈕 led[0]led[7]?M5 M11 P7 P6 N5 N4 P4 G1 led 燈 segs[0]segs[6]?L14 H12 N14 N11 P12 L13 M12 數(shù)碼管 rcrl?F3 仿電臺播報開關 11 scrl?B4 秒表顯示切換開關 bcrl?N3 鬧鈴開關 set?E2 鬧鐘設定按鈕 ad?G3 校時按鈕 switch?P11 顯示切換按鈕 swo?K3 秒表開關 swp?L3 秒表暫停開關 CLK?B8 時鐘信號 50MHz (7) 邏輯綜合 (8) 下載到 BASYS2 板上 12 打開 bit 文件 下載到板子上 13 在板子上試驗 1。b0000。// EN=0，暫停計數(shù) else if (q==439。d0。 reg [3:0] q。 input en,ncr,clk。 設有鬧鐘開關鍵 ? 整點報時 59分 51秒 59分 53秒 59分 55秒 59分 57秒 led[7： 4]流水燈式依次點亮以模仿電臺播音 （頻率為 1HZ） 59分 59秒時 led燈 led[3]點亮 頻率為 10HZ ? 特色部分 stopwatch 可儲存記憶 10 組 59 分 59 秒 99 內(nèi)時間數(shù)據(jù)的秒表。 ? 基本電路部分 ? 以數(shù)字形式顯示時、分、秒的時間；（要求可切換顯示） ? 小時計數(shù)器為同步 24 進制；（同步計數(shù)器） 3 ? 可精確手動校時，包括小時，分鐘，秒；設有按鈕，每按一次相應按鈕可使對應的時間循環(huán)改變，以校時用 手動校時時，長按按鈕可加速校時速度 。 基 于 FPGA 的 多功能時鐘 設計 報告 專業(yè)：空間信息與數(shù)字技術 班級： 學號 ： 姓名 ： 通 信 工 程 學 院 2021 年 11 月 1 目錄 摘要 ................................................................................3 設計內(nèi)容及要求 ………………………………………………………… ..3 設計（代碼）分析 ……………………………………………………… .4 實驗過程及步驟 …………………………………………… .................5 實驗結果的測試及仿真 ………………………………………………… 13 實驗總結與感想 …………………………………………………… ……… 16 參考文 2 獻 …………………………………………………………………… ..17 附錄（原代碼） ………………………………………… .17 1 摘要 在學習了專用集成電路和 verilog 語言及數(shù)電的相關知識后，運用所學知識及查閱資料完成對多功能時鐘的設計，以鞏固以前所學知識，提高解決和分析問題的能力以及掌握稍復雜邏輯電路的設計方法；深刻理解 verilog 語言的思路，并進一步掌握操作 BASYS2 板的使用；掌握計數(shù)器的設計方法，模塊之間的協(xié)調(diào)方式，了解電路設計層次。 2 設計內(nèi)容及要求 多功能時鐘設計分為基本電路部分和拓展功能部分和特色部分。 ? 拓展部分 ? 可設定 24 小時任意時刻鬧鐘（精確到秒），設定按鈕與校時按鈕共用。 可顯示記錄的數(shù)據(jù)個數(shù)和對應順序 精確到 1/100 秒 設有 swo(秒表模式開啟鍵 ) ———— K3 swp(暫停鍵 ) ———————— L3 scrl(數(shù)據(jù)控制鍵 )—————— B4 Ncr(清零復位鍵 )—————— A7 counter(記錄數(shù)據(jù)鍵 )———— M4 (數(shù)據(jù)加鍵 ) ———————— C11 + (數(shù)據(jù)減鍵 )———————— G