【正文】 由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成。F和G的輸入等效于ROM的地址碼，通過查找ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。這些數(shù)據(jù)選擇器的地址控制信號均由編程信息提供，從而實(shí)現(xiàn)所需的電路結(jié)構(gòu)。這3個函數(shù)發(fā)生器結(jié)合起來，可實(shí)現(xiàn)多達(dá)9變量的邏輯函數(shù)。邏輯函數(shù)發(fā)生器H有3個輸入信號；前兩個是函數(shù)發(fā)生器的輸出G’和F’，而另一個輸入信號是來自信號變換電路的輸出H1。G有4個輸入變量GGG3和G4；F也有4個輸入變量FFF3和F4。圖21是CLB基本結(jié)構(gòu)框圖，它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成?？删幊踢壿嬆KCLB是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個陣列，散布于整個芯片；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長度的連接線段和一些可編程連接開關(guān)，它們將各個CLB之間或CLB、IOB之間以及IOB之間連接起來，構(gòu)成特定功能的電路。FPGA一般由3種可編程電路和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器SRAM組成。這些優(yōu)點(diǎn)使得CPLA/FPGA技術(shù)在20世紀(jì)90年代以后得到飛速的發(fā)展，同時(shí)也大大推動了EDA軟件和硬件描述語言HDL的進(jìn)步。通過軟件仿真可以事先驗(yàn)證設(shè)計(jì)的正確性，在PCB完成以后，利用CPLD/FPGA的在線修改功能，隨時(shí)修改設(shè)計(jì)而不必改動硬件電路。CPLD/PGFA幾乎能完成任何數(shù)字器件的功能，上至高性能CPU，下至簡單的74電路。校對時(shí)間由15矩形鍵盤進(jìn)行控制，為了保證計(jì)時(shí)的穩(wěn)定及準(zhǔn)確須由晶體振蕩器提供時(shí)間基準(zhǔn)信號。 課題研究的內(nèi)容本設(shè)計(jì)主要研究基于FPGA的數(shù)字鐘，要求時(shí)間以24小時(shí)為一個周期,顯示時(shí)、分。近些年，隨著科技的發(fā)展和社會的進(jìn)步，人們對數(shù)字鐘的要求也越來越高，傳統(tǒng)的時(shí)鐘已不能滿足人們的需求。因此我們需要一個定時(shí)系統(tǒng)來提醒這些忙碌的人?？梢院敛豢鋸埖恼f，電子技術(shù)的應(yīng)用無處不在，電子技術(shù)正在不斷地改變我們的生活，改變著我們的世界。 課題研究的必要性現(xiàn)在是一個知識爆炸的新時(shí)代。數(shù)字鐘可以由各種技術(shù)實(shí)現(xiàn)，它具有易學(xué)，方便，新穎，有趣，直觀，設(shè)計(jì)與實(shí)驗(yàn)項(xiàng)目成功率高，理論與實(shí)踐結(jié)合緊密，體積小，容量大，I/O口豐富，易編程和加密等特點(diǎn)，并且它還具有開放的界面，豐富的設(shè)計(jì)庫，模塊化的工具以及LPM定制等優(yōu)良性能，應(yīng)用非常方便。最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。美國ALTERA公司的可編程邏輯器件采用全新的結(jié)構(gòu)和先進(jìn)的技術(shù)，加上MaxplusII(或最新的QUARTUS)開發(fā)環(huán)境，更具有高性能，開發(fā)周期短等特點(diǎn)，十分方便進(jìn)行電子產(chǎn)品的開發(fā)和設(shè)計(jì)。它與傳統(tǒng)的電子產(chǎn)品在設(shè)計(jì)上的顯著區(qū)別師大量使用大規(guī)?？删幊踢壿嬈骷?，使產(chǎn)品的性能提高，體積縮小，提高產(chǎn)品的自動化程度和競爭力，縮短研發(fā)周期。 選題背景本節(jié)將從FPGA嵌入式應(yīng)用開發(fā)技術(shù)與數(shù)字鐘技術(shù)發(fā)展的客觀實(shí)際出發(fā)，通過對該技術(shù)發(fā)展?fàn)顩r的了解，以及課題本身的需要，指出研究基于FPGA的芯片系統(tǒng)與設(shè)計(jì)——數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn)的必要性。諸如定時(shí)自動報(bào)警、定時(shí)啟閉電路、定時(shí)開關(guān)烘箱、通斷動力設(shè)備，甚至各種定時(shí)電氣的自動啟用等，所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。但無論有無編碼以及采用什么樣的編碼，最后都要轉(zhuǎn)換成為相應(yīng)的鍵值，以實(shí)現(xiàn)按鍵功能程序的轉(zhuǎn)移。因此，鍵信息輸入是與軟件結(jié)構(gòu)密切相關(guān)的過程。而FPGA是特殊的ASIC芯片，與其他的ASIC芯片相比，它具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢測等優(yōu)點(diǎn)。本設(shè)計(jì)采用的VHDL是一種全方位的硬件描述語言，具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和邏輯門級三個不同層次的設(shè)計(jì)；支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述、覆蓋面廣、抽象能力強(qiáng)，因此在實(shí)際應(yīng)用中越來越廣泛。支撐信息電子產(chǎn)品高速發(fā)展的基礎(chǔ)就是微電子制造工藝水平的提高和電子產(chǎn)品設(shè)計(jì)開發(fā)技術(shù)的發(fā)展。 VHDL。關(guān)鍵詞：數(shù)字鐘；VHDL；FPGAAbstractThe design for a multifunctional digital clock, with hours and minutes count display to a 24hour cycle count。系統(tǒng)主芯片采用EP1C3T144C8N，由時(shí)鐘模塊、控制模塊、計(jì)時(shí)模塊、數(shù)據(jù)譯碼模塊、顯示以及報(bào)時(shí)模塊組成?；贔PGA的多功能數(shù)字鐘設(shè)計(jì)摘要本設(shè)計(jì)為一個多功能的數(shù)字鐘，具有時(shí)、分計(jì)數(shù)顯示功能，以24小時(shí)循環(huán)計(jì)數(shù)；具有校對功能以及整點(diǎn)報(bào)時(shí)功能。本設(shè)計(jì)采用EDA技術(shù)，以硬件描述語言VHDL為系統(tǒng)邏輯描述手段設(shè)計(jì)文件，在QuartusII工具軟件環(huán)境下，采用自頂向下的設(shè)計(jì)方法，由各個基本模塊共同構(gòu)建了一個基于FPGA的數(shù)字鐘。經(jīng)編譯和仿真所設(shè)計(jì)的程序，在可編程邏輯器件上下載驗(yàn)證，本系統(tǒng)能夠完成時(shí)、分顯示，由按鍵輸入進(jìn)行數(shù)字鐘的校時(shí)功能。 have proof functions and the whole point timekeeping function. The use of EDA design technology, hardwaredescription language VHDL description logic means for the system design documents, in QuartusII tools environment, a topdown design, by the various modules together build a FPGAbased digital clock.The main system chips used EP1C3T144C8N, make up of the clock module, control module, time module, data decoding module, display and broadcast module. After piling the design and simulation procedures, the programmable logic device to download verification, the system can plete the hours and minutes respectively, using keys to modify digital clock. Keywords : digital clock。 FPGA目錄1 緒論 1 選題背景 1 課題相關(guān)技術(shù)的發(fā)展 2 課題研究的必要性 2 課題研究的內(nèi)容 32 FPGA簡介 4 FPGA概述 4 FPGA基本結(jié)構(gòu) 4 FPGA系統(tǒng)設(shè)計(jì)流程 7 FPGA開發(fā)編程原理 83 數(shù)字鐘總體設(shè)計(jì)方案 10 數(shù)字鐘的構(gòu)成 10 數(shù)字鐘的工作原理 114 單元電路設(shè)計(jì) 135 實(shí)驗(yàn)結(jié)論與研究展望 32 實(shí)驗(yàn)結(jié)論 32 研究展望 33致謝 34參考文獻(xiàn) 411 緒論現(xiàn)代社會的標(biāo)志之一就是信息產(chǎn)品的廣泛使用，而且是產(chǎn)品的性能越來越強(qiáng)，復(fù)雜程度越來越高，更新步伐越來越快。前者以微細(xì)加工技術(shù)為代表，而后者的代表就是電子設(shè)計(jì)自動化（electronic design automatic,EDA）技術(shù)。ASIC是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器。在控制系統(tǒng)中，鍵盤是常用的人機(jī)交換接口，當(dāng)所設(shè)置的功能鍵或數(shù)字鍵按下的時(shí)候，系統(tǒng)應(yīng)該完成該鍵所設(shè)置的功能。根據(jù)鍵盤的結(jié)構(gòu)不同，采用不同的編碼方法。鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。因此，研究數(shù)字鐘及擴(kuò)大其應(yīng)用，有著非?，F(xiàn)實(shí)的意義。 課題相關(guān)技術(shù)的發(fā)展當(dāng)今電子產(chǎn)品正向功能多元化,體積最小化,功耗最低化的方向發(fā)展。EDA技術(shù)正是為了適應(yīng)現(xiàn)代電子技術(shù)的要求，吸收眾多學(xué)科最新科技成果而形成的一門新技術(shù)。EDA技術(shù)，技術(shù)以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯，邏輯化簡，邏輯分割，邏輯映射，編程下載等工作。本設(shè)計(jì)利用VHDL硬件描述語言結(jié)合可編程邏輯器件進(jìn)行的，并通過數(shù)碼管動態(tài)顯示計(jì)時(shí)結(jié)果。因此，本設(shè)計(jì)采用可編程邏輯器件實(shí)現(xiàn)。新產(chǎn)品、新技術(shù)層出不窮，電子技術(shù)的發(fā)展更是日新月異。在這快速發(fā)展的年代，時(shí)間對人們來說是越來越寶貴，在快節(jié)奏的生活時(shí)，人們往往忘記了時(shí)間，一旦遇到重要的事情而忘記了時(shí)間，這將會帶來很大的損失。數(shù)字化的鐘表給人們帶來了極大的方便。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。具有校時(shí)以及整點(diǎn)報(bào)時(shí)功能，可以對時(shí)、分進(jìn)行單獨(dú)校對，使其校正到標(biāo)準(zhǔn)時(shí)間。2 FPGA簡介 FPGA概述FPGA是現(xiàn)場可編程門陣列（Field Programmable Gate Array）的簡稱，與之相應(yīng)的CPLD是復(fù)雜可編程邏輯器件（Complex Programmable Logic Device）的簡稱，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，所以有時(shí)可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或CPLD/PGFA。它如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入或硬件描述語言自由的設(shè)計(jì)一個數(shù)字系統(tǒng)。使用CPLA/FPGA開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少PCB面積，提高系統(tǒng)的可靠性。 FPGA基本結(jié)構(gòu)FPGA具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實(shí)現(xiàn)不同的設(shè)計(jì)。這3種可編程電路是：可編程邏輯模塊（CLBConfigurable Logic Block）、輸入/輸出模塊（IOBI/O Block）和互連資源（IR—Interconnect Resource）。CLB中3個邏輯函數(shù)發(fā)生器分別是G、F和H，相應(yīng)的輸出是G’ 、F’和H’。這兩個函數(shù)發(fā)生器是完全獨(dú)立的，均可以實(shí)現(xiàn)4輸入變量的任意組合邏輯函數(shù)。這個函數(shù)發(fā)生器能實(shí)現(xiàn)3輸入變量的各種組合函數(shù)。CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過對CLB內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器G、F和H的輸出可以連接到CLB輸出端X或Y，并用來選擇觸發(fā)器的激勵輸入信號、時(shí)鐘有效邊沿、時(shí)鐘使能信號以及輸出信號。CLB中的邏輯函數(shù)發(fā)生器F和G均為查找表結(jié)構(gòu)，其工作原理類似于ROM。另一方面，邏輯函數(shù)發(fā)生器F和G還可以作為器件內(nèi)高速RAM或小的可讀寫存儲器使用，它由信號變換電路控制。IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。每個IOB控制一個引腳，它們可被配置為輸入、輸出或雙向I/O功能。緩沖器的輸出分成兩路：一路可以直接送到MUX，另一路經(jīng)延CLBCLBCLBCLBCLBBCLBCLBCLBCLBCLBCLBCLBCLBBCLBCLBCLB可編程開關(guān)矩輸入輸出模塊互連資源圖21 CLB基本結(jié)構(gòu)時(shí)幾納秒（或者不延時(shí)）送到輸入通路D觸發(fā)器，再送到數(shù)據(jù)選擇器。當(dāng)IOB控制的引腳被定義為輸出時(shí)