【正文】 在設(shè)計(jì)中 能 夠 進(jìn)行方便地設(shè)計(jì)輸入，迅速 處理和器件 模塊的編程。高層次設(shè)計(jì) 是 對(duì)系統(tǒng)的行為特性進(jìn)行定義 ， 一般 不 會(huì) 涉及 到 工藝 的實(shí)現(xiàn) ， 所以能夠 在廠家綜合庫的支持下， 綜合優(yōu)化工具把 高 層次 的行為描述轉(zhuǎn)化為 針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表 [4]，促 使工藝轉(zhuǎn)化變得輕而易舉。 FPGA 設(shè)計(jì)流程 通常 ，一個(gè)比較大的 集成 項(xiàng)目應(yīng)采用 分層 方法：分為幾 大 模塊， 各 模塊之間定義好 接口， 而后各 模塊再 次細(xì)分來 具體實(shí)現(xiàn)，這就是 自頂向下 （ TOP DOWN）的設(shè)計(jì)流程 。這 三 種可編程電路是：可編程邏輯模塊 CLB（ Configurable Logic Block） ，輸入 /輸出模塊 IOB（ Input Output Block） 與 互連資源 IR（ Interconnect Resource）。 FPGA具備 掩膜可編程門陣列的通用結(jié)構(gòu)，它 不僅把大量的邏輯功能塊組合成陣列 ， 并 且用 可編程的互連資源 把 這些邏輯功能塊 連接起來，從而達(dá)到 不同的設(shè)計(jì) 需求 。為 解決當(dāng)下矛盾， 本課題 的研究目的是完成 基于 FPGA的 具有數(shù)字跑表 功能 的 數(shù)字鐘的設(shè)計(jì)， 由數(shù)碼管實(shí)時(shí)顯示時(shí)，分，秒的計(jì)時(shí)， 具有小時(shí)和分鐘調(diào)整 ， 整點(diǎn)報(bào)時(shí)，鬧鐘及數(shù)字跑表功能。基于 邏輯綜合 與 硬件描述語言的自頂向下的設(shè)計(jì)方法 迅速 發(fā)展 起來 。 所以 本 課題研究利 用可編程邏輯器件 來 實(shí)現(xiàn)。 多功能數(shù)字鐘可以用不同的 技術(shù) 來實(shí)現(xiàn)，如單片機(jī) 。在編譯和仿真測(cè)試正確 后， 由 QuartusII 軟件 提供的編程器 將信息下載 至目標(biāo)器件 ， 對(duì)研究結(jié)果進(jìn)行驗(yàn)證 。 所以 ， 對(duì) 數(shù)字鐘的研究 以及 拓展 其 功能 應(yīng)用 很有現(xiàn)實(shí) 意義。 數(shù)字鐘不僅使鐘表數(shù)字化，而且增加了原始 鐘表 不具備的諸多功能， 諸如 鬧鐘功能，數(shù)字跑表計(jì)時(shí)功能和整點(diǎn)報(bào)時(shí)功能等。 數(shù)字鐘采用的 石英技術(shù) 和 集成電路技術(shù) 促使其計(jì)時(shí)精確且 性能 非常穩(wěn)定，同時(shí) 攜帶 起來也非常便捷 。 若 人們 的 日常生活中 沒有時(shí)鐘去提醒時(shí)間 ， 造成的后果是難以想象的。同時(shí) 通過先進(jìn)的 計(jì)算機(jī)技術(shù)，縮短 了產(chǎn)品的研發(fā)周期。 關(guān)鍵詞 ： FPGA； Verilog HDL； 數(shù)字鐘 ； 南京大學(xué) 畢業(yè)論文 (設(shè)計(jì) ) ii THE DIGITAL CLOCK WITH STOPWATCH FUCTION ABSTRACT In recent years, the rapid development of science technology, quality of life is also rising. Traditional clock has been unable to meet the requirements of modern life. Both in the form of multifunction digital clock or in the performance has changed the original style. The design is based on the original digital clock, on the basis of it increased various functions. Not only have the time, minutes, seconds count function, also add the function of adjusting time, the whole point timekeeping function, alarm function and digital stopwatch functions. EDA technology used in the design, using Verilog HDL hardware description language for logic functions in major functional modules of code to write. Under Quartus II software environment, using hierarchical design methods and modular design, the top chart established by the various functional modules connecting each other, constitute FPGAbased multifunctional digital clock. The main system chip of design experiment board is EP3C25Q240C8, multifunctional digital clock is posed of the divider module, the clock counting module, the adjust time control module, the alarm module, the whole point timekeeping and music module, the data selection module, the decoding module, the key to jitter module and digital stopwatch module. After the program piled and module simulation, download on the breadboard validation, The system can plete hours, minutes, seconds display properly, through the key switch function mode, enter the alarm time setting, adjustment time, digital stopwatch mode. You can adjust the time manually, set the alarm and digital stopwatch timer. Keywords： FPGA； Verilog HDL； Digital clock； 南京大學(xué) 畢業(yè)論文 (設(shè)計(jì) ) iii 目 錄 摘 要 ................................................................... i ABSTRACT................................................................ ii 第一章 緒 論 ........................................................... 1 基于 FPGA 數(shù)字鐘的背景和意義 ...................................... 1 課題的研究方法和相關(guān)技術(shù)的發(fā)展 ................................... 1 本文的研究目的和主要研究 內(nèi)容 ..................................... 2 第二章 FPGA 簡(jiǎn)介 ........................................................ 3 FPGA 的原理與基本結(jié)構(gòu) ............................................ 3 FPGA 設(shè)計(jì)流程 .................................................... 3 第三章 Quartus II 簡(jiǎn)介 .................................................. 4 第四章 數(shù)字鐘總體設(shè)計(jì)方案 ............................................... 5 數(shù)字鐘的基本構(gòu)成 ................................................. 5 數(shù)字鐘的工作原理 ................................................. 5 第五章 數(shù)字鐘的具體設(shè)計(jì)流程 ............................................. 6 本設(shè)計(jì)的頂層圖 ................................................... 6 分頻模塊 ......................................................... 6 按鍵去抖動(dòng)模塊 ................................................... 7 時(shí)鐘模塊 ......................................................... 8 模式切換功能 ............................................... 9 時(shí)鐘計(jì)數(shù)功能 ............................................... 9 校時(shí)控制功能 .............................................. 10 鬧鐘設(shè)定功能 .............................................. 10 數(shù)字跑表功能 .............................................. 11 數(shù)據(jù)選擇模塊 .................................................... 11 譯碼顯示模塊 .................................................... 13 鬧鐘音樂模塊 .................................................... 14 整點(diǎn)報(bào)時(shí)與音樂演奏模塊 .......................................... 15 結(jié)束語 .................................................................. 17 南京大學(xué) 畢業(yè)論文 (設(shè)計(jì) ) iv 致謝 .................................................................... 18 參考文獻(xiàn) ................................................................ 19 附錄 A FPGA 器件 EP3C25_V5 電路板 ......................................... 21 附錄 B 本設(shè)計(jì)使用的 EP3C25_V5 管腳配置文件 ............................... 22 程序源代碼 .............................................................. 23 南京大學(xué) 畢業(yè)論文 (設(shè)計(jì) ) 1 第一章 緒 論 基于 FPGA 數(shù)字鐘的背景和意義 現(xiàn) 今 的 電子產(chǎn)品 要求功能要多樣，體積越小越好，且功耗應(yīng)達(dá)到最低 [1]。經(jīng) 過程序 編譯和 模塊 仿真，在實(shí)驗(yàn)板上 下載驗(yàn)證 ，該系統(tǒng)可 以完成時(shí)，分， 秒 的正常 顯示， 通過按鍵切換功能模式，進(jìn)入鬧鐘時(shí)間設(shè)定，校時(shí)，數(shù)字跑表模式。于 QuartusII 軟件環(huán)境下， 采用層次化設(shè)計(jì)與模塊化設(shè)計(jì)的方法，由各個(gè)功能 模塊 連接 建 立頂層圖，構(gòu)成 基于 FPGA 的多功能數(shù)字鐘。不僅具備時(shí)，分，秒計(jì)數(shù) 功能， 另外增加了校時(shí)功能，整點(diǎn)報(bào) 時(shí)功能， 鬧鐘功能以及 數(shù)字跑表 功能。 多功能數(shù)字鐘 無論 在 形態(tài) 還是在 性能 上都 改變了原有的風(fēng)格。 南京大學(xué) 畢 業(yè) 論 文（設(shè) 計(jì)） 作 者 : 學(xué) 號(hào)： 系 部 : 專 業(yè) : 電子信息科學(xué)與技術(shù) （方 向） : 題 目 : 多功能 數(shù)字鐘 指導(dǎo)老 師 王懷登 講師 /碩士 提交日期 2021 年 5 月 12 日 南京大學(xué) 畢業(yè)論文 (設(shè)計(jì) ) i 摘 要 近 年 來，科學(xué)技術(shù)發(fā)展飛速，人們的生活質(zhì)量也不斷提高。傳統(tǒng)的時(shí)鐘已經(jīng)無法滿足現(xiàn)代人的生活要求。 本 次 設(shè)計(jì) 基于原始的數(shù)字