【正文】 代碼級功能仿真④綜合器⑤適配前時序仿真⑥適配器⑦CPLD/FPGA實現(xiàn)適配后仿真模型⑧適配后時序仿真適配報告⑧ASIC實現(xiàn)VHDL代碼或圖形方式輸入②仿真綜合庫器件編程文件⑧圖22 CPLD/FPGA系統(tǒng)設(shè)計流程流程說明：“自頂向下”的設(shè)計方法進(jìn)行系統(tǒng)劃分。FPGA一般由3種可編程電路和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器SRAM組成?？梢院敛豢鋸埖恼f，電子技術(shù)的應(yīng)用無處不在，電子技術(shù)正在不斷地改變我們的生活，改變著我們的世界。但無論有無編碼以及采用什么樣的編碼，最后都要轉(zhuǎn)換成為相應(yīng)的鍵值，以實現(xiàn)按鍵功能程序的轉(zhuǎn)移?；贔PGA的多功能數(shù)字鐘設(shè)計摘要本設(shè)計為一個多功能的數(shù)字鐘，具有時、分計數(shù)顯示功能，以24小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。根據(jù)鍵盤的結(jié)構(gòu)不同，采用不同的編碼方法。新產(chǎn)品、新技術(shù)層出不窮，電子技術(shù)的發(fā)展更是日新月異。 FPGA基本結(jié)構(gòu)FPGA具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實現(xiàn)不同的設(shè)計。另一方面，邏輯函數(shù)發(fā)生器F和G還可以作為器件內(nèi)高速RAM或小的可讀寫存儲器使用，它由信號變換電路控制。CPLD/FPGA系統(tǒng)設(shè)計的工作流程如圖22所示。最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片CPLD/FPGA中。 3 數(shù)字鐘總體設(shè)計方案 數(shù)字鐘的構(gòu)成數(shù)字鐘實際上是一個對標(biāo)準(zhǔn)頻率（1HZ）進(jìn)行計數(shù)的計數(shù)電路。分頻電路石英晶體振蕩電路秒信號圖41 秒信號產(chǎn)生電路框圖本系統(tǒng)使用的晶體振蕩器電路給數(shù)字鐘提供一個頻率穩(wěn)定準(zhǔn)確的20MHz的方波信號，其輸出至分頻電路。139。而按鍵產(chǎn)生抖動的時間大約2ms到10ms，所以一旦計數(shù)完成，抖動已經(jīng)過去，不會發(fā)生重鍵現(xiàn)象了，這樣就去除了抖動。 end if。139。ENTITY second IS PORT ( clk_1s : IN STD_LOGIC。USE 。 count:=0。USE 。139。 end if。END hh。139。 led : OUT STD_LOGIC_vector(7 downto 0) )。 end process。use 。beginprocess(iclk)variable count1:integer range 1 to 20000:=1。count:=1。 END IF。 end if。 when 11=tone_index=9。 when 27=tone_index=9。 when 43=tone_index=6。 when 59=tone_index=5。 when 75=tone_index=5。 when 91=tone_index=6。 when 107=tone_index=9。 when 123=tone_index=6。 when 139=tone_index=0。 1622 when 13=tone=11010000100。if mh=0000 and ml=0000 and (t=119 or t=0 or t=1)then d=39。 else s=39。在本設(shè)計調(diào)試過程中遇到了一些問題如下：1.23.4. 研究展望本設(shè)計中雖然有控制鍵對時鐘進(jìn)行控制，但是用到的按鍵太多，在實際應(yīng)用上存在不足。在此我向曾經(jīng)幫助和關(guān)心我的老師和同學(xué)致以誠摯的感謝。在設(shè)計電路中，往往是先仿真后連接實物圖，但有時候仿真和電路連接并不是完全一致的，例如在對具體模塊的仿真的過程中，往往沒有考慮到整體設(shè)計的層面以及與上下模塊接口的設(shè)計。 end if。039。 1372 when 8=tone=10110000010。 when 135=tone_index=5。 when 119=tone_index=8。 when 103=tone_index=12。 when 87=tone_index=5。 when 71=tone_index=9。 when 55=tone_index=8。 when 39=tone_index=6。 when 23=tone_index=12。 when 7=tone_index=6。139。039。if count=166 thenclk05s=39。 signal clk10_count : std_logic_vector(17 downto 0)。該模塊在十二點三十分的時候，蜂鳴器發(fā)出音樂聲，持續(xù)一分鐘。 when 1000=led=10000000。模塊元件如412所示：圖412譯碼顯示模塊元件程序如下：LIBRARY IEEE。039。 iset : IN STD_LOGIC。 else os=39。 addr_1s=iset_addr。主要完成小時低位向高位的進(jìn)位，產(chǎn)生脈沖信號，同時根據(jù)flag信號的不同判斷出小時高位時1還是2。 then count:=CONV_INTEGER(iset_addr)。end process k1。(1)秒計數(shù)模塊該模塊框圖如圖48所示。END addram3。ARCHITECTURE addram_architecture OF addram ISsignal count:std_logic_vector(3 downto 0)。end process k1。 okey : OUT STD_LOGIC )。4 單元電路設(shè)計 分頻模塊電路設(shè)計與實現(xiàn)晶體振蕩器是構(gòu)成數(shù)字式時鐘的核心，振蕩器的穩(wěn)定度及頻率的精度決定了數(shù)字鐘計時的準(zhǔn)確程度，它保證了時鐘的走時準(zhǔn)確及穩(wěn)定。一般大都使用成熟的IP核和中小規(guī)模集成電路所搭成的現(xiàn)成電路，整體放到一片可編程邏輯器件的內(nèi)部去，所以硬件工作速度和芯片利用率很高，但是但項目很大的時候，該方法就顯得有些繁瑣；狀態(tài)機(jī)描述主要用來設(shè)計基于狀態(tài)機(jī)思想的時序電路。，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。IR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動布線實現(xiàn)各種電路的連接。CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過對CLB內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器G、F和H的輸出可以連接到CLB輸出端X或Y，并用來選擇觸發(fā)器的激勵輸入信號、時鐘有效邊沿、時鐘使能信號以及輸出信號。它如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入或硬件描述語言自由的設(shè)計一個數(shù)字系統(tǒng)。本設(shè)計利用VHDL硬件描述語言結(jié)合可編程邏輯器件進(jìn)行的，并通過數(shù)碼管動態(tài)顯示計時結(jié)果。ASIC是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器。關(guān)鍵詞：數(shù)字鐘；VHDL；FPGAAbstractThe design for a multifunctional digital clock, with hours and minutes count display to a 24hour cycle count。 選題背景本節(jié)將從FPGA嵌入式應(yīng)用開發(fā)技術(shù)與數(shù)字鐘技術(shù)發(fā)展的客觀實際出發(fā)，通過對該技術(shù)發(fā)展?fàn)顩r的了解，以及課題本身的需要，指出研究基于FPGA的芯片系統(tǒng)與設(shè)計——數(shù)字鐘的設(shè)計與實現(xiàn)的必要性。近些年，隨著科技的發(fā)展和社會的進(jìn)步，人們對數(shù)字鐘的要求也越來越高，傳統(tǒng)的時鐘已不能滿足人們的需求。圖21是CLB基本結(jié)構(gòu)框圖，它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。當(dāng)IOB控制的引腳被定義為輸入時，通過該引腳的輸入信號先送入輸入緩沖器。，主要是檢驗系統(tǒng)功能設(shè)計的正確性。HDL既可以描述底層設(shè)計，也可以描述頂層的設(shè)計，但它不容易做到較高的工作速度和芯片利用率。秒計數(shù)器滿60后向分計數(shù)器進(jìn)位，分計數(shù)器滿60后向小時計數(shù)器進(jìn)位，小時計數(shù)器按照“24翻1”規(guī)律計數(shù)。模塊的實現(xiàn)方法是先判斷是否有按鍵按下，如有按鍵按下則延時一段時間，待抖動過去之后再讀行線狀態(tài)，如果仍有低電平行線，則確定有按鍵按下，然后產(chǎn)生一個有按鍵按下的信號。039。圖（b）中的flag是判斷小時高位是1還是2的信號，若為1，則flag信號為低電平；若為2，則flag信號為高電平。對于分的高位，僅將程序中的count=9改成count=5即可；對于小時的高位，僅將程序中的count=9改成count=2即可。 if count=9 then count=0000。139。 iset_addr : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 addr_1s=CONV_STD_LOGIC_VECTOR(count,4)。 addr_1s : OUT STD_LOGIC_vector(3 downto 0)。 count:=count+1。（4）小時高位計數(shù)模塊該模塊框圖如圖411所示。 addr_1s=iset_addr。 count:=count+1。 when 0001=led=11111001。ENTITY conv IS PORT ( idata : IN STD_LOGIC_VECTOR(7 downto 0)。end baoshi。039。 BEGIN IF iclk=39。) then clk10_count=clk10_count+1。) then case time is when 0=tone_index=3。 when 16=tone_index=12。 when 32=tone_index=9。 when 48=tone_index=3。 when 64=tone_index=10。 when 80=tone_index=5。 when 96=tone_index=6。 when 112=tone_index=8。 when 128=tone_index=5。 process(tone_index) begin case tone_index is when 0=tone=11111111111。process(clk05s)variable t:integer range 0 to 120:=0。end if。b=clk05s and not(c)。 致謝