【正文】 001_1001。 // 3 439。hf: dout_2 = 739。b001_1001。 // 3 439。hf: dout_3 = 739。b001_1001。 // 3 439。hf: dout_4 = 739。b001_1001。 // 3 439。hf: dout_5 = 739。b001_1001。 // 3 439。hf: dout_6 = 739。b001_1001。 // 3 439。hf: dout_7 = 739。 439。b000_0000。h3: dout_7 = 739。 439。b000_0000。h3: dout_6 = 739。 439。b000_0000。h3: dout_5 = 739。 439。b000_0000。h3: dout_4 = 739。 439。b000_0000。h3: dout_3 = 739。 439。b000_0000。h3: dout_2 = 739。 439。b000_0000。h3: dout_1 = 739。 439。b000_0000。h3: dout_0 = 739。 else if(t_p(N1)) clk_p=1。 divn (.WIDTH(16),.N(50000)) u2(.clk(CLOCK_50), .rst_n(ncR), .o_clk(_1KHzOut) )。 九 、《課程設(shè)計(jì)》 中設(shè)計(jì)項(xiàng)目完成最終結(jié)論 特點(diǎn)： 將我們所學(xué)的知識(shí)來(lái)運(yùn)用實(shí)現(xiàn) 具有以二十四小時(shí)計(jì)時(shí)、顯示、整點(diǎn)報(bào)時(shí)、時(shí)間設(shè)置和時(shí)段控制的功能。 對(duì)上述仿真波形圖進(jìn)行打包工作，將 60 進(jìn)制圖建立成模塊： (4)校時(shí)校分模塊 模塊原理圖如下 EDA 實(shí)現(xiàn)多功能數(shù)字鐘 對(duì)該圖 進(jìn)行編譯及波形仿真如下 分析及結(jié)論： 由仿真圖可以看出，當(dāng) SWM 為 0 時(shí)，用秒時(shí)鐘 CPS 對(duì)分鐘進(jìn)行校對(duì)。 拓展功能： 校時(shí)、校分（有兩個(gè)使能端構(gòu)成，分別為校時(shí)、校分功能，同時(shí)按無(wú)效） 仿電臺(tái)報(bào)時(shí)（每個(gè)小時(shí)的 59 分 5 5 5 5 59 分別以四長(zhǎng)聲一短聲進(jìn)行報(bào)時(shí)） 時(shí)段控制（讓信號(hào)顯示燈在晚上 19 點(diǎn)至早上 5 點(diǎn)滅。 對(duì)上述仿真波形圖進(jìn)行打包工作，將 60 進(jìn)制圖建立成模塊： (3)秒鐘計(jì)時(shí) 模塊原理圖如下： EDA 實(shí)現(xiàn)多功能數(shù)字鐘 對(duì)該圖進(jìn)行編譯及波形仿真如下 分析及結(jié)論： 仿真實(shí)現(xiàn) 00— 59 秒的記數(shù)功能。老師說(shuō)是級(jí)聯(lián)有問(wèn)題，經(jīng)過(guò)返回去修改模塊、仿真均沒(méi)有問(wèn)題。 assign f=s?_5HzOut:_1HzOut。 else if(t_p==N1) t_p=0。h2: dout_0 = 739。b111_1000。 439。h2: dout_1 = 739。b111_1000。 439。h2: dout_2 = 739。b111_1000。 439。h2: dout_3 = 739。b111_1000。 439。h2: dout_4 = 739。b111_1000。 439。h2: dout_5 = 739。b111_1000。 439。h2: dout_6 = 739。b111_1000。 439。h2: dout_7 = 739。b111_1000。 439。h0: dout_7 = 739。 439。b001_0010。h0: dout_6 = 739。 439。b001_0010。h0: dout_5 = 739。 439。b001_0010。h0: dout_4 = 739。 439。b001_0010。h0: dout_3 = 739。 439。b001_0010。h0: dout_2 = 739。 439。b001_0010。h0: dout_1 = 739。 439。b001_0010。h0: dout_0 = 739。 439。b001_0010。 else clk_n=0。 reg [WIDTH1:0] t_p。 在學(xué)到新知識(shí)的同時(shí)，我也認(rèn)識(shí)到了 VHDL 設(shè)計(jì)的困難性。 效果顯示 ① 校時(shí) EDA 實(shí)現(xiàn)多功能數(shù)字鐘 ②校分 EDA 實(shí)現(xiàn)多功能數(shù)字鐘 ③ 整點(diǎn)報(bào)時(shí) EDA 實(shí)現(xiàn)多功能數(shù)字鐘 八 、《課程設(shè)計(jì)》中遇 到的問(wèn)題及解決辦法： (1)在用 verilog HDL 描述模塊時(shí)一些語(yǔ)言的理解不是很熟悉也不是很理解的到位，通過(guò)查找其他書(shū)籍和詢問(wèn)老師才得以理解。仿真波形顯示里 23 小時(shí)到 00 分的循環(huán)的過(guò)程仿真到位。 從而實(shí)現(xiàn) 00— 24 分的記數(shù)功能。 七、下載 添加譯碼模塊后的原理圖 選用芯片 EDA 實(shí)現(xiàn)多功能數(shù)字鐘 分配引腳號(hào) 對(duì)器件進(jìn)行下載 在電腦上安裝實(shí)驗(yàn)板驅(qū)動(dòng)然后下載模塊進(jìn)行驗(yàn)證時(shí)鐘功能。 十 、結(jié)束語(yǔ) 通過(guò)這次 VHDL 課程設(shè)計(jì)，我學(xué)到了很多，對(duì)于原本掌握的不好的數(shù)字邏輯相關(guān)知識(shí)，在課程設(shè)計(jì)具體實(shí)踐中有了很深刻的認(rèn)識(shí)，在對(duì)于 QuartusП 的操作上也有很大的提高，增加了操作的熟練程度，現(xiàn)在我已經(jīng)有信心做任何的設(shè)計(jì)課題。 parameter N=6。 else if(t_n(N1)) clk_n=1。h5: dout_0 = 739。b000_1000。 439。h5: dout_1 = 739。b000_1000。 439。h5: dout_2 = 739。b000_1000。 439。h5: dout_3 = 739。b000_1000。 439。h5: dout_4 = 739。b000_1000。 439。h5: dout_5 = 739。b000_1000。 439。h5: dout_6 = 739。b000_1000。 439。h5: dout_7 = 739。b000_1000。 EDA 實(shí)現(xiàn)多功能數(shù)字鐘