【正文】 =addr。addr : IN STD_LOGIC_vector(3 downto 0)。4譯碼顯示模塊該模塊完成對(duì)計(jì)數(shù)器編碼信息的譯碼工作，驅(qū)動(dòng)數(shù)碼管顯示相應(yīng)的數(shù)字。 end if。 else flag=39。 elsif count=1 then flag=39。elsif rising_edge(clk_1s) then if count=2 then flag=39。139。039。 flag: OUT STD_LOGIC )。ENTITY hh IS PORT ( clk_1s : IN STD_LOGIC。圖411小時(shí)高位計(jì)數(shù)模塊元件程序如下：LIBRARY ieee。end process k1。 addr_1s=CONV_STD_LOGIC_VECTOR(count,4)。 addr_1s=CONV_STD_LOGIC_VECTOR(count,4)。 end if。 else os=39。 then if count=3 then os=39。 then count:=CONV_INTEGER(iset_addr)。END hl。 flag : IN STD_LOGIC。USE 。（3）小時(shí)低位計(jì)數(shù)模塊該模塊框圖如圖410所示。end if。039。139。039。 os : OUT STD_LOGIC )。ENTITY ml IS PORT ( clk_1s : IN STD_LOGIC。圖49分低位邏輯框圖程序如下：LIBRARY ieee。end if。 else os=39。ARCHITECTURE sec_architecture OF second ISBEGINk1:process(clk_1s)variable count:integer range 0 to 100:=0。USE 。說明：當(dāng)flag為高電平時(shí)，即小時(shí)高位為2，小時(shí)低位只能在0到3之間變動(dòng)；當(dāng)flag為低電平時(shí)，即小時(shí)高位為1，小時(shí)低位可以在0到9之間變動(dòng)。 end if。 end if。k1:process(inkey,flag)beginif rising_edge(inkey) then if flag=39。 oaddr : OUT STD_LOGIC_VECTOR(3 downto 0) )。USE 。END addram_architecture。 if count=9 then count=0000。END addram。USE 。inkey是由去抖模塊輸出的有鍵按下的信號(hào)，這個(gè)信號(hào)引發(fā)按鍵控制模塊內(nèi)部信號(hào)的變化。由于計(jì)數(shù)脈沖為500HZ，故從有按鍵按下到輸入信號(hào)產(chǎn)生大概需要60ms。end if。 else count:=count+1。139。beginif inkey=39。 inkey : IN STD_LOGIC。該模塊的邏輯框圖如圖46所示。該模塊的時(shí)序仿真圖如圖43所示，滿足設(shè)計(jì)要求。然后再利用分頻電路，將其輸出信號(hào)轉(zhuǎn)變?yōu)槊胄盘?hào)，其組成框圖如圖41。譯碼顯示電路由七段譯碼器完成，顯示由數(shù)碼管構(gòu)成。計(jì)數(shù)器的輸出分別經(jīng)譯碼器送數(shù)碼管顯示。本設(shè)計(jì)總體框架如圖31。這種輸入方式最后所能達(dá)到的工作速度和芯片利用率也是主要取決于綜合軟件。電路原理圖方式描述比較直觀和高效，對(duì)綜合軟件的要求不高。編程語言主要有VHDL和Verilog兩種硬件描述語言；編程工具主要是兩大廠家Altera和Xilinx的集成綜合EDA軟件（如MAX+plusII、QuartusII、Foundation、ISE）以及第三方工具（如FPGA Express、Modelsim、Synposys SVS等）。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就修改VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計(jì)要求。一般的設(shè)計(jì)，也可略去這一步驟。一般情況下，這一仿真步驟可略去。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉?？删幊袒ミB資源IR可以將FPGA內(nèi)部的CLB和CLB之間、CLB和IOB之間連接起來，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。通過編程給數(shù)據(jù)選擇器不同的控制信息，確定送至CLB陣列的I1和I2是來自輸入緩沖器，還是來自觸發(fā)器。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成。F和G的輸入等效于ROM的地址碼，通過查找ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。這3個(gè)函數(shù)發(fā)生器結(jié)合起來，可實(shí)現(xiàn)多達(dá)9變量的邏輯函數(shù)。G有4個(gè)輸入變量GGG3和G4；F也有4個(gè)輸入變量FFF3和F4。可編程邏輯模塊CLB是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長度的連接線段和一些可編程連接開關(guān)，它們將各個(gè)CLB之間或CLB、IOB之間以及IOB之間連接起來，構(gòu)成特定功能的電路。這些優(yōu)點(diǎn)使得CPLA/FPGA技術(shù)在20世紀(jì)90年代以后得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了EDA軟件和硬件描述語言HDL的進(jìn)步。CPLD/PGFA幾乎能完成任何數(shù)字器件的功能，上至高性能CPU，下至簡單的74電路。 課題研究的內(nèi)容本設(shè)計(jì)主要研究基于FPGA的數(shù)字鐘，要求時(shí)間以24小時(shí)為一個(gè)周期,顯示時(shí)、分。因此我們需要一個(gè)定時(shí)系統(tǒng)來提醒這些忙碌的人。 課題研究的必要性現(xiàn)在是一個(gè)知識(shí)爆炸的新時(shí)代。最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。它與傳統(tǒng)的電子產(chǎn)品在設(shè)計(jì)上的顯著區(qū)別師大量使用大規(guī)模可編程邏輯器件，使產(chǎn)品的性能提高，體積縮小，提高產(chǎn)品的自動(dòng)化程度和競爭力，縮短研發(fā)周期。諸如定時(shí)自動(dòng)報(bào)警、定時(shí)啟閉電路、定時(shí)開關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí)電氣的自動(dòng)啟用等，所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。因此，鍵信息輸入是與軟件結(jié)構(gòu)密切相關(guān)的過程。本設(shè)計(jì)采用的VHDL是一種全方位的硬件描述語言，具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)三個(gè)不同層次的設(shè)計(jì)；支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述、覆蓋面廣、抽象能力強(qiáng)，因此在實(shí)際應(yīng)用中越來越廣泛。 VHDL。系統(tǒng)主芯片采用EP1C3T144C8N，由時(shí)鐘模塊、控制模塊、計(jì)時(shí)模塊、數(shù)據(jù)譯碼模塊、顯示以及報(bào)時(shí)模塊組成。本設(shè)計(jì)采用EDA技術(shù)，以硬件描述語言VHDL為系統(tǒng)邏輯描述手段設(shè)計(jì)文件，在QuartusII工具軟件環(huán)境下，采用自頂向下的設(shè)計(jì)方法，由各個(gè)基本模塊共同構(gòu)建了一個(gè)基于FPGA的數(shù)字鐘。 have proof functions and the whole point timekeeping function. The use of EDA design technology, hardwaredescription language VHDL description logic means for the system design documents, in QuartusII tools environment, a topdown design, by the various modules together build a FPGAbased digital clock.The main system chips used EP1C3T144C8N, make up of the clock module, control module, time module, data decoding module, display and broadcast module. After piling the design and simulation procedures, the programmable logic device to download verification, the system can plete the hours and minutes respectively, using keys to modify digital clock. Keywords : digital clock。前者以微細(xì)加工技術(shù)為代表，而后者的代表就是電子設(shè)計(jì)自動(dòng)化（electronic design automatic,EDA）技術(shù)。在控制系統(tǒng)中，鍵盤是常用的人機(jī)交換接口，當(dāng)所設(shè)置的功能鍵或數(shù)字鍵按下的時(shí)候，系統(tǒng)應(yīng)該完成該鍵所設(shè)置的功能。鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。 課題相關(guān)技術(shù)的發(fā)展當(dāng)今電子產(chǎn)品正向功能多元化,體積最小化,功耗最低化的方向發(fā)展。EDA技術(shù)，技術(shù)以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)的開發(fā)軟件，自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯，邏輯化簡，邏輯分割，邏輯映射，編程下載等工作。因此，本設(shè)計(jì)采用可編程邏輯器件實(shí)現(xiàn)。在這快速發(fā)展的年代，時(shí)間對(duì)人們來說是越來越寶貴，在快節(jié)奏的生活時(shí)，人們往往忘記了時(shí)間，一旦遇到重要的事情而忘記了時(shí)間，這將會(huì)帶來很大的損失。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。2 FPGA簡介 FPGA概述FPGA是現(xiàn)場可編程門陣列（Field Programmable Gate Array）的簡稱，與之相應(yīng)的CPLD是復(fù)雜可編程邏輯器件（Complex Programmable Logic Device）的簡稱，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，所以有時(shí)可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或CPLD/PGFA。使用CPLA/FPGA開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少PCB面積，提高系統(tǒng)的可靠性。這3種可編程電路是：可編程邏輯模塊（CLBConfigurable Logic Block）、輸入/輸出模塊（IOBI/O Block）和互連資源（IR—Interconnect Resource）。CLB中3個(gè)邏輯函數(shù)發(fā)生器分別是G、F和H，相應(yīng)的輸出是G’ 、F’和H’。這個(gè)函數(shù)發(fā)生器能實(shí)現(xiàn)3輸入變量的各種組合函數(shù)。CLB中的邏輯函數(shù)發(fā)生器F和G均為查找表結(jié)構(gòu)，其工作原理類似于ROM。IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。緩沖器的輸出分成兩路：一路可以直接送到MUX，另一路經(jīng)延CLBCLBCLBCLBCLBBCLBCLBCLBCLBCLBCLBCLBCLBBCLBCLBCLB可編程開關(guān)矩輸入輸出模塊互連資源圖21 CLB基本結(jié)構(gòu)時(shí)幾納秒（或者不延時(shí)）送到輸入通路D觸發(fā)器，再送到數(shù)據(jù)選擇器。目前這種高層次的設(shè)計(jì)方法已被廣泛采用。，這是設(shè)計(jì)中最為普遍的輸入方式。這一步驟適用于大型設(shè)計(jì)，因?yàn)閷?duì)于