基于fpga的基于dds技術(shù)的信號(hào)發(fā)生器設(shè)計(jì)-全文預(yù)覽
【正文】 4個(gè)（）,輸出為10位（），編譯運(yùn)行后，會(huì)得到AMvhd。 END COMPONENT。 width_byteena_a : NATURAL )。 outdata_aclr_a : STRING。 lpm_hint : STRING。 COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING。 clock : IN STD_LOGIC 。USE 。END SYN。 q_a : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。 width_a : NATURAL。 operation_mode : STRING。 intended_device_family : STRING。ARCHITECTURE SYN OF myrom1 IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0)。ENTITY myrom1 IS PORT ( address : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。程序LIBRARY ieee。 altsyncram_ponent : altsyncram GENERIC MAP ( clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone II, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 1024, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 10, width_a = 10, width_byteena_a = 1 ) PORT MAP ( clock0 = clock, address_a = address, q_a = sub_wire0 )。 address_a : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 widthad_a : NATURAL。 numwords_a : NATURAL。 init_file : STRING。END sanjiaobo。USE 。編譯后仿真得到如下波形。BEGIN q = sub_wire0(9 DOWNTO 0)。 PORT ( clock0 : IN STD_LOGIC 。 outdata_reg_a : STRING。 lpm_type : STRING。 clock_enable_output_a : STRING。 q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。LIBRARY altera_mf。 程序設(shè)計(jì) 方波產(chǎn)生程序設(shè)計(jì)及仿真通過(guò)C++做一個(gè)方波的ROM，輸入是1024個(gè)（）,輸出為10位（），編譯運(yùn)行后。 整體設(shè)計(jì) DDS技術(shù)的基本原理1)頻率預(yù)置與調(diào)節(jié)電路作用：實(shí)現(xiàn)頻率控制量的輸入；不變量K被稱(chēng)為相位增量，也叫頻率控制字。第一次焊好是先發(fā)沒(méi)有輸出波形。FPGA/CPLD
芯片 DAC0832電路設(shè)計(jì)DAC0832是采用CMOS/SiCr工藝實(shí)現(xiàn)的8位D/A轉(zhuǎn)換器。 JIANGSU UNIVERSITY OF TECHNOLOGY FPGA技術(shù)實(shí)驗(yàn)報(bào)告基于FPGA的基于DDS技術(shù)的信號(hào)發(fā)生器設(shè)計(jì) 學(xué) 院： 電信學(xué)院 專(zhuān) 業(yè)： 電子信息工程 班 級(jí)： 11電子2班 姓 名： 學(xué) 號(hào) : 指導(dǎo)教師： 朱雷、陳海忠 設(shè)計(jì)時(shí)間: __2014年2月16日——2014年2月28日目錄1 FPGA硬件系統(tǒng)設(shè)計(jì) 功能要求 FPGA硬件系統(tǒng)組成 FPGA最小系統(tǒng)簡(jiǎn)介 FPGA外圍電路設(shè)計(jì) 撥碼開(kāi)關(guān)電路設(shè)計(jì) 硬件電路調(diào)試及結(jié)果分析2基于DDS技術(shù)的信號(hào)發(fā)生器設(shè)計(jì) 功能要求 整體設(shè)計(jì) DDS技術(shù)的基本原理 程序設(shè)計(jì) 方波產(chǎn)生程序設(shè)計(jì)及仿真 三角波產(chǎn)生程序設(shè)計(jì)及仿真 正弦波產(chǎn)生程序設(shè)計(jì)及仿真 鋸齒波產(chǎn)生程序設(shè)計(jì)及仿真 AM產(chǎn)生程序設(shè)計(jì)及仿真 DSB產(chǎn)生程序設(shè)計(jì)及仿真 DSB產(chǎn)生程序設(shè)計(jì)及仿真 DSB產(chǎn)生程序設(shè)計(jì)及仿真 DSB產(chǎn)生程序設(shè)計(jì)及仿真 DSB產(chǎn)生程序設(shè)計(jì)及仿真 頂層程序設(shè)計(jì)及仿真(1) 程序的功能(2) 結(jié)構(gòu)圖或?qū)嶓w圖(3) VHDL程序及注釋(4) 仿真波形及分析 硬件測(cè)試及結(jié)果分析3設(shè)計(jì)分析與總結(jié) 故障分析 設(shè)計(jì)總結(jié)及感想1 FPGA硬件系統(tǒng)設(shè)計(jì) 功能要求基于FPGA的DDS技術(shù)設(shè)計(jì)正弦波、三角波、方波等波形發(fā)生器 ，實(shí)現(xiàn)波形的D/A轉(zhuǎn)換，實(shí)現(xiàn)改變高低電平開(kāi)關(guān)電路設(shè)計(jì)。 FPGA外圍電路設(shè)計(jì) 撥碼開(kāi)關(guān)電路設(shè)計(jì)用開(kāi)關(guān)控制輸出高低電平。 引腳特性：D7～D0：8位數(shù)據(jù)輸入端ILE：輸入寄存器鎖存允許信號(hào)CS：芯片選擇信號(hào)WR1：輸入寄存器寫(xiě)信號(hào)XFER：數(shù)據(jù)傳送信號(hào)WR2：DAC寄存器寫(xiě)信號(hào)VREF：基準(zhǔn)電壓，10V～+10VRfb：反饋信號(hào)輸入端IOUT1:電流輸出1端IOUT2:電流輸出2端VCC：電源AGND：模擬地DGND：數(shù)字地 硬件電路調(diào)試及結(jié)果分析硬件焊接時(shí)，容易將焊點(diǎn)漏焊或則連接在一起。2基于DDS技術(shù)的信號(hào)發(fā)生器設(shè)計(jì) 功能要求基于FPGA的DDS技術(shù)設(shè)計(jì)正弦波、三角、方波、鋸齒波發(fā)生器。要改變DDS的輸出頻率，只要改變頻率控制字K即可。USE 。 clock : IN STD_LOGIC 。COMPONENT altsyncram GENERIC ( clock_enable_input_a : STRING。 lpm_hint : STRING。 outdata_aclr_a : STRING。 width_byteena_a : NATURAL )。 END COMPONENT。 三角波產(chǎn)生程序設(shè)計(jì)及仿真通過(guò)C++做一個(gè)三角波的ROM，輸入是1024個(gè)（）,輸出為10位（），編譯運(yùn)行后。LIBRARY altera_mf。 q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。 clock_enable_output_a : STRING。 l
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