【正文】 面，邏輯函數(shù)發(fā)生器F和G還可以作為器件內(nèi)高速RAM或小的可讀寫存儲(chǔ)器使用，它由信號(hào)變換電路控制。CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過(guò)對(duì)CLB內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器G、F和H的輸出可以連接到CLB輸出端X或Y，并用來(lái)選擇觸發(fā)器的激勵(lì)輸入信號(hào)、時(shí)鐘有效邊沿、時(shí)鐘使能信號(hào)以及輸出信號(hào)。這兩個(gè)函數(shù)發(fā)生器是完全獨(dú)立的，均可以實(shí)現(xiàn)4輸入變量的任意組合邏輯函數(shù)。 FPGA基本結(jié)構(gòu)FPGA具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來(lái)實(shí)現(xiàn)不同的設(shè)計(jì)。它如同一張白紙或是一堆積木，工程師可以通過(guò)傳統(tǒng)的原理圖輸入或硬件描述語(yǔ)言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。具有校時(shí)以及整點(diǎn)報(bào)時(shí)功能，可以對(duì)時(shí)、分進(jìn)行單獨(dú)校對(duì)，使其校正到標(biāo)準(zhǔn)時(shí)間。數(shù)字化的鐘表給人們帶來(lái)了極大的方便。新產(chǎn)品、新技術(shù)層出不窮，電子技術(shù)的發(fā)展更是日新月異。本設(shè)計(jì)利用VHDL硬件描述語(yǔ)言結(jié)合可編程邏輯器件進(jìn)行的，并通過(guò)數(shù)碼管動(dòng)態(tài)顯示計(jì)時(shí)結(jié)果。EDA技術(shù)正是為了適應(yīng)現(xiàn)代電子技術(shù)的要求，吸收眾多學(xué)科最新科技成果而形成的一門新技術(shù)。因此，研究數(shù)字鐘及擴(kuò)大其應(yīng)用，有著非常現(xiàn)實(shí)的意義。根據(jù)鍵盤的結(jié)構(gòu)不同，采用不同的編碼方法。ASIC是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器。 FPGA目錄1 緒論 1 選題背景 1 課題相關(guān)技術(shù)的發(fā)展 2 課題研究的必要性 2 課題研究的內(nèi)容 32 FPGA簡(jiǎn)介 4 FPGA概述 4 FPGA基本結(jié)構(gòu) 4 FPGA系統(tǒng)設(shè)計(jì)流程 7 FPGA開發(fā)編程原理 83 數(shù)字鐘總體設(shè)計(jì)方案 10 數(shù)字鐘的構(gòu)成 10 數(shù)字鐘的工作原理 114 單元電路設(shè)計(jì) 135 實(shí)驗(yàn)結(jié)論與研究展望 32 實(shí)驗(yàn)結(jié)論 32 研究展望 33致謝 34參考文獻(xiàn) 411 緒論現(xiàn)代社會(huì)的標(biāo)志之一就是信息產(chǎn)品的廣泛使用，而且是產(chǎn)品的性能越來(lái)越強(qiáng)，復(fù)雜程度越來(lái)越高，更新步伐越來(lái)越快。經(jīng)編譯和仿真所設(shè)計(jì)的程序，在可編程邏輯器件上下載驗(yàn)證，本系統(tǒng)能夠完成時(shí)、分顯示，由按鍵輸入進(jìn)行數(shù)字鐘的校時(shí)功能?；贔PGA的多功能數(shù)字鐘設(shè)計(jì)摘要本設(shè)計(jì)為一個(gè)多功能的數(shù)字鐘，具有時(shí)、分計(jì)數(shù)顯示功能，以24小時(shí)循環(huán)計(jì)數(shù)；具有校對(duì)功能以及整點(diǎn)報(bào)時(shí)功能。關(guān)鍵詞：數(shù)字鐘；VHDL；FPGAAbstractThe design for a multifunctional digital clock, with hours and minutes count display to a 24hour cycle count。支撐信息電子產(chǎn)品高速發(fā)展的基礎(chǔ)就是微電子制造工藝水平的提高和電子產(chǎn)品設(shè)計(jì)開發(fā)技術(shù)的發(fā)展。而FPGA是特殊的ASIC芯片，與其他的ASIC芯片相比，它具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢測(cè)等優(yōu)點(diǎn)。但無(wú)論有無(wú)編碼以及采用什么樣的編碼，最后都要轉(zhuǎn)換成為相應(yīng)的鍵值，以實(shí)現(xiàn)按鍵功能程序的轉(zhuǎn)移。 選題背景本節(jié)將從FPGA嵌入式應(yīng)用開發(fā)技術(shù)與數(shù)字鐘技術(shù)發(fā)展的客觀實(shí)際出發(fā)，通過(guò)對(duì)該技術(shù)發(fā)展?fàn)顩r的了解，以及課題本身的需要，指出研究基于FPGA的芯片系統(tǒng)與設(shè)計(jì)——數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn)的必要性。美國(guó)ALTERA公司的可編程邏輯器件采用全新的結(jié)構(gòu)和先進(jìn)的技術(shù)，加上MaxplusII(或最新的QUARTUS)開發(fā)環(huán)境，更具有高性能，開發(fā)周期短等特點(diǎn)，十分方便進(jìn)行電子產(chǎn)品的開發(fā)和設(shè)計(jì)。數(shù)字鐘可以由各種技術(shù)實(shí)現(xiàn)，它具有易學(xué)，方便，新穎，有趣，直觀，設(shè)計(jì)與實(shí)驗(yàn)項(xiàng)目成功率高，理論與實(shí)踐結(jié)合緊密，體積小，容量大，I/O口豐富，易編程和加密等特點(diǎn)，并且它還具有開放的界面，豐富的設(shè)計(jì)庫(kù)，模塊化的工具以及LPM定制等優(yōu)良性能，應(yīng)用非常方便?？梢院敛豢鋸埖恼f(shuō)，電子技術(shù)的應(yīng)用無(wú)處不在，電子技術(shù)正在不斷地改變我們的生活，改變著我們的世界。近些年，隨著科技的發(fā)展和社會(huì)的進(jìn)步，人們對(duì)數(shù)字鐘的要求也越來(lái)越高，傳統(tǒng)的時(shí)鐘已不能滿足人們的需求。校對(duì)時(shí)間由15矩形鍵盤進(jìn)行控制，為了保證計(jì)時(shí)的穩(wěn)定及準(zhǔn)確須由晶體振蕩器提供時(shí)間基準(zhǔn)信號(hào)。通過(guò)軟件仿真可以事先驗(yàn)證設(shè)計(jì)的正確性，在PCB完成以后，利用CPLD/FPGA的在線修改功能，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。FPGA一般由3種可編程電路和一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器SRAM組成。圖21是CLB基本結(jié)構(gòu)框圖，它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。邏輯函數(shù)發(fā)生器H有3個(gè)輸入信號(hào)；前兩個(gè)是函數(shù)發(fā)生器的輸出G’和F’，而另一個(gè)輸入信號(hào)是來(lái)自信號(hào)變換電路的輸出H1。這些數(shù)據(jù)選擇器的地址控制信號(hào)均由編程信息提供，從而實(shí)現(xiàn)所需的電路結(jié)構(gòu)。當(dāng)IOB控制的引腳被定義為輸入時(shí)，通過(guò)該引腳的輸入信號(hào)先送入輸入緩沖器。IOB輸出端配有兩只MOS管，它們的柵極均可編程，使MOS管導(dǎo)通或截止，分別經(jīng)上拉電阻接通Vcc、地線或者不接通，用以改善輸出波形和負(fù)載能力。 FPGA系統(tǒng)設(shè)計(jì)流程一般說(shuō)來(lái)，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是TOP DOWN（自頂向下）的設(shè)計(jì)方法。系統(tǒng)劃分①編譯器③代碼級(jí)功能仿真④綜合器⑤適配前時(shí)序仿真⑥適配器⑦CPLD/FPGA實(shí)現(xiàn)適配后仿真模型⑧適配后時(shí)序仿真適配報(bào)告⑧ASIC實(shí)現(xiàn)VHDL代碼或圖形方式輸入②仿真綜合庫(kù)器件編程文件⑧圖22 CPLD/FPGA系統(tǒng)設(shè)計(jì)流程流程說(shuō)明：“自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。綜合優(yōu)化是針對(duì)ASIC芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過(guò)程要在相應(yīng)的廠家綜合庫(kù)的支持下才能完成。，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：（a）適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；（b）適配后的仿真模型；（c）器件編程文件。 FPGA開發(fā)編程原理硬件設(shè)計(jì)需要根據(jù)各種性能指標(biāo)、成本、開發(fā)周期等因素，確定最佳的實(shí)現(xiàn)方案，畫出系統(tǒng)框圖，選擇芯片，設(shè)計(jì)PCB并最終形成樣機(jī)。HDL既可以描述底層設(shè)計(jì)，也可以描述頂層的設(shè)計(jì)，但它不容易做到較高的工作速度和芯片利用率。有的軟件3種輸入方法都支持，如ActiveHDL。在圖形的方式下定義好各個(gè)工作狀態(tài)，然后在各個(gè)狀態(tài)上輸入轉(zhuǎn)換條件以及相應(yīng)的輸入輸出，最后生成HDL語(yǔ)言描述，送去綜合軟件綜合到可編程邏輯器件的內(nèi)部。由于計(jì)數(shù)的起始時(shí)間不可能與標(biāo)準(zhǔn)時(shí)間（如北京時(shí)間）一致，故需要在電路上加一個(gè)校時(shí)電路，同時(shí)標(biāo)準(zhǔn)的1HZ時(shí)間信號(hào)必須做到準(zhǔn)確穩(wěn)定。秒計(jì)數(shù)器滿60后向分計(jì)數(shù)器進(jìn)位，分計(jì)數(shù)器滿60后向小時(shí)計(jì)數(shù)器進(jìn)位，小時(shí)計(jì)數(shù)器按照“24翻1”規(guī)律計(jì)數(shù)?？刂菩盘?hào)由15矩形鍵盤輸入。石英晶體的選頻特性非常好，只有某一頻率點(diǎn)的信號(hào)可以通過(guò)它，其它頻率段的信號(hào)均會(huì)被它所衰減，而且，振蕩信號(hào)的頻率與振蕩電路中的R、C元件的數(shù)值無(wú)關(guān)。分頻電路的邏輯框圖如圖42所示。模塊的實(shí)現(xiàn)方法是先判斷是否有按鍵按下，如有按鍵按下則延時(shí)一段時(shí)間，待抖動(dòng)過(guò)去之后再讀行線狀態(tài)，如果仍有低電平行線，則確定有按鍵按下，然后產(chǎn)生一個(gè)有按鍵按下的信號(hào)。USE 。END colv。 then count:=0。039。139。END colv_architecture。按鍵控制模塊的框圖如圖47所示。圖（b）中的flag是判斷小時(shí)高位是1還是2的信號(hào)，若為1，則flag信號(hào)為低電平；若為2，則flag信號(hào)為高電平。ENTITY addram IS PORT ( inkey : IN STD_LOGIC。BEGINoaddr=count。 end if。對(duì)于分的高位，僅將程序中的count=9改成count=5即可；對(duì)于小時(shí)的高位，僅將程序中的count=9改成count=2即可。ENTITY addram3 IS PORT ( inkey : IN STD_LOGIC。ARCHITECTURE addram3_architecture OF addram3 ISsignal count:std_logic_vector(3 downto 0)。 then if count=3 then count=0000。 if count=9 then count=0000。end process k1。模塊主要完成秒向分的進(jìn)位，產(chǎn)生脈沖信號(hào)。 os : OUT STD_LOGIC )。139。 count:=count+1。(2)分低位計(jì)數(shù)器該模塊框圖如圖49所示。USE 。 iset_addr : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。ARCHITECTURE ml_architecture OF ml ISBEGINk1:process(clk_1s,iset)variable count:integer range 0 to 10:=0。 addr_1s=iset_addr。 addr_1s=CONV_STD_LOGIC_VECTOR(count,4)。 addr_1s=CONV_STD_LOGIC_VECTOR(count,4)。END ml_architecture。圖410小時(shí)低位計(jì)數(shù)模塊元件圖程序如下：LIBRARY ieee。ENTITY hl IS PORT ( clk_1s : IN STD_LOGIC。 addr_1s : OUT STD_LOGIC_vector(3 downto 0)。beginif iset=39。elsif rising_edge(clk_1s) then if flag=39。 count:=0。 count:=count+1。139。039。 end if。（4）小時(shí)高位計(jì)數(shù)模塊該模塊框圖如圖411所示。USE 。 iset_addr : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。ARCHITECTURE hh_architecture OF hh ISBEGINk1:process(clk_1s,iset)variable count:integer range 0 to 2:=0。 addr_1s=iset_addr。039。 count:=0。 count:=count+1。 count:=count+1。end process k1。 USE 。 END drive。 when 0001=led=11111001。 when 0101=led=10010010。 when 1001=led=10010000。 end behave。ENTITY conv IS PORT ( idata : IN STD_LOGIC_VECTOR(7 downto 0)。END conv_architecture。模塊元件如圖414：圖414整點(diǎn)報(bào)時(shí)模塊元件程序如下：library ieee。entity baoshi isport(mh,ml,hh,hl:in std_