基于fpga的多功能時(shí)鐘設(shè)計(jì)-閱讀頁(yè)
2025-06-23 08:13本頁(yè)面
【正文】 = 739。 439。b0110000。d4: segs = 739。 439。b0010010。d6: segs = 739。 439。b1111000。d8: segs = 739。 439。b0010000。b1111111。d0: segs = 739。 439。b1111001。d2: segs = 739。 439。b0110000。d4: segs = 739。 439。b0010010。b1111111。 input en,ncr,clk。 reg [3:0] q。d0。// EN=0，暫停計(jì)數(shù) else if (q==439。b0000。//計(jì)數(shù)器加 1 end endmodule // (0~5) module counter6(en,ncr,clk,q)。 output [3:0] q。 always(posedge clk ) begin if(ncr) q=439。//NCR=0，同步清零 else if(~en) q=q。b0101) q=439。 else q=q+139。//計(jì)數(shù)器增 1 end endmodule // module counter3(en,ncr,clk,q)。 output [3:0] q。 always(posedge clk ) begin if(ncr) q=439。//NCR=0，同步清零 else if(en==0) q=q。d2) q=439。 else q=q+139。//計(jì)數(shù)器增 1 end endmodule //分頻模塊 1Hz module in50MHz_out1Hz(in_50MHz,out_1Hz)。 output out_1Hz。 reg [31:0]t。d24999999)//計(jì)數(shù)到 24999999 begin t = t + 139。 end else begin t = 3239。 out_1Hz = ~out_1Hz。 input in_50MHz。 reg out_1kHz。 //use t to count always(posedge in_50MHz) begin if(t 3239。B1。b0。 //頻率為 1kHZ end end endmodule module in50MHz_out10Hz(in_50MHz,out_10Hz)。 output out_10Hz。 reg [31:0]t。d2499999)//計(jì)數(shù)到 2499999 begin t = t + 139。 end else begin t = 3239。 out_10Hz = ~out_10Hz。 input in_50MHz。 reg out_100Hz。 //use t to count always(posedge in_50MHz) begin if(t 3239。B1。b0。 //頻率為 100HZ end end endmodule module bell(switch,set,crl,p,clk,t,t1,led )。 input [23:0] t。 output [23:0] t1。 reg led。 adjust f(clk,set,switch,p,t1)。(t1+2239。crl) cl=1。 35 always(negedge clk) if (cl) led=~led。b00。 //鬧鐘里面的定時(shí)模塊 input switch,ad,clk。 output [23:0] t1。 always(posedge clk) if(switch==0amp。b0001:begin if(t1[11:8]==439。d0。d1。b0010:begin if(t1[15:12]==439。d0。d1。b0100:begin if(t1[19:16]==439。d0。d1。b1000:begin if(t1[23:20]==439。d0。d1。 endcase else if(switch==1amp。b0001:begin if(t1[3:0]==439。d0。d1。b0010:begin if(t1[7:4]==439。d0。d1。b0100:begin if(t1[11:8]==439。d0。d1。b1000:begin if(t1[15:12]==439。d0。d1。 endcase else t1=t1。 //仿真報(bào)時(shí)模塊 37 input rcrl,clk1,clk2。 output [4:0] led。 reg c2。 always(t) if(t[15:8]==839。h50, 839。h54, 839。 839。 default :begin c=0。end endcase else begin c=0。end always(posedge clk1) if(camp。rcrl) case(t[7:0]) 839。b1000。h52:led[4:1]=439。 38 839。b0010。h56:led[4:1]=439。 default: led[4:1]=439。 endcase else led[4:1]=439。 always(posedge clk2) if(~camp。rcrl) led[0]=1。 endmodule // //秒表模塊 module stopwatch(start,crl,en,p,clk1,clk2,temp )。 input [3:0] p。 wire [23:0] t。 reg [23:0] temp1,temp2,temp3,temp4,temp5,temp6,temp7, temp8,temp9。 reg [3:0] i。 counter10 f4(enp1,p[3],clk1,t[7:4])。 counter6 f6(enp3,p[3],clk1,t[15:12])。 counter6 f8(enp5,p[3],clk1,t[23:20])。en, enp1=(t[3:0]==439。(t[7:4]==439。(t[11:8]==439。(t[15:12]==439。(t[19:16]==439。 // always(posedge clk2) if(~crl) begin temp[23:0]=t。temp[31:28]=439。end else begin temp[27:24]=i。hc。h1: temp[23:0]=temp1。h2: temp[23:0]=temp2。h3: temp[23:0]=temp3。h4: temp[23:0]=temp4。h5: temp[23:0]=temp5。h6: temp[23:0]=temp6。h7: temp[23:0]=temp7。h8: temp[23:0]=temp8。h9: temp[23:0]=temp9。b10:begin if(i439。d1。end 239。d9i) i=i+139。 else i=i。 41 endcase end else if(enp0amp。(~crl)) i=439。 else if(enp0amp。i=439。d1。h0: temp1=t。h1: temp2=t。h2: temp3=t。h3: temp4=t。h4: temp5=t。h5: temp6=t。h6: temp7=t。h7: temp8=t。h8: temp9=t。 endmodule 42
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