【正文】 ……………………………… .17 1 摘要 在學(xué)習(xí)了專用集成電路和 verilog 語言及數(shù)電的相關(guān)知識后，運(yùn)用所學(xué)知識及查閱資料完成對多功能時鐘的設(shè)計，以鞏固以前所學(xué)知識，提高解決和分析問題的能力以及掌握稍復(fù)雜邏輯電路的設(shè)計方法；深刻理解 verilog 語言的思路，并進(jìn)一步掌握操作 BASYS2 板的使用；掌握計數(shù)器的設(shè)計方法，模塊之間的協(xié)調(diào)方式，了解電路設(shè)計層次。 ? 拓展部分 ? 可設(shè)定 24 小時任意時刻鬧鐘（精確到秒），設(shè)定按鈕與校時按鈕共用。 output [3:0] q。//ncr=0 時，異步清零 else if(~en) q=q。 else q=q+1。此次的多功能時鐘分為好幾個大的模塊， 怎樣能恰當(dāng)好處的連接這些模塊是需要經(jīng)驗的，通過這次試驗我也初步積累到了一些經(jīng)驗：端口盡量不要太多，能調(diào)用模塊盡量調(diào)用，可省時省力，模塊與模塊之間盡量獨立，但又要設(shè)置好端口之間的連接，中間變量不宜過多， 但適當(dāng)?shù)闹虚g變量省下不好麻煩。 input ad,set,swo,bcrl,rcrl,scrl,swp,switch,clk。//掃描輸出 output [7:0] led。 wire [23:0] t。b1110。//輸出頻率 1kHZ 掃描信號 in50MHz_out10Hz u8(clk,cp3)。//second 十位計數(shù) counter10 u3(enp2,0,cp,t[11:8])。 //hours 十位計數(shù) bell u9(switch,set,bcrl,adj,cp3,t,t1,led[1:0])。adj[0]), enp1=~ad?(t[3:0]==439。(t[3:0]==439。d9)):(adj[1]amp。switch==0),// 產(chǎn)生 hours 個位計數(shù)使能信號 enp5=~ad?(enp4amp。 always(ad or set or swo) //顯示模式選擇 if((~ad)amp。end else if( (~ad)amp。temp[31:16]=t[23:8]。//J12 else if(a==439。b1011) a=439。//F12 always(posedge cp2) //數(shù)碼管顯示譯碼 24 if(switch==139。b1000000。 439。d3: segs = 739。b0011001。 439。d7: segs = 739。b0000000。 default segs = 739。d0: segs = 739。b1111001。 439。d4: segs = 739。b0010010。b1011) begin case(temp[27:24])//hours 個位 439。h1: segs = 739。b0100100。 439。h5: segs = 739。b0000010。 439。h9: segs = 739。b0001000。h0: segs = 739。b1111001。 439。h4: segs = 739。b0010010。 439。h8: segs = 739。b0010000。 439。hc: segs = 739。 endcase end 27 end else if(switch==1) begin if(a==439。 439。d2: segs = 739。b0110000。 439。d6: segs = 739。b1111000。 439。b1111111。b1000000。 439。d3: segs = 739。b0011001。 439。d7: segs = 739。b0000000。 default segs = 739。d0: segs = 739。b1111001。 439。d4: segs = 739。b0010010。 439。d8: segs = 739。b0010000。d0: segs = 739。b1111001。 439。d4: segs = 739。b0010010。 input en,ncr,clk。d0。b0000。 output [3:0] q。//NCR=0，同步清零 else if(~en) q=q。 else q=q+139。 output [3:0] q。//NCR=0，同步清零 else if(en==0) q=q。 else q=q+139。 output out_1Hz。d24999999)//計數(shù)到 24999999 begin t = t + 139。 out_1Hz = ~out_1Hz。 reg out_1kHz。B1。 //頻率為 1kHZ end end endmodule module in50MHz_out10Hz(in_50MHz,out_10Hz)。 reg [31:0]t。 end else begin t = 3239。 input in_50MHz。 //use t to count always(posedge in_50MHz) begin if(t 3239。b0。 input [23:0] t。 reg led。(t1+2239。 35 always(negedge clk) if (cl) led=~led。 //鬧鐘里面的定時模塊 input switch,ad,clk。 always(posedge clk) if(switch==0amp。d0。b0010:begin if(t1[15:12]==439。d1。d0。b1000:begin if(t1[23:20]==439。d1。b0001:begin if(t1[3:0]==439。d1。d0。b0100:begin if(t1[11:8]==439。d1。d0。 endcase else t1=t1。 output [4:0] led。 always(t) if(t[15:8]==839。h54, 839。 default :begin c=0。end always(posedge clk1) if(camp。b1000。 38 839。h56:led[4:1]=439。 endcase else led[4:1]=439。rcrl) led[0]=1。 input [3:0] p。 reg [23:0] temp1,temp2,temp3,temp4,temp5,temp6,temp7, temp8,temp9。 counter10 f4(enp1,p[3],clk1,t[7:4])。 counter6 f8(enp5,p[3],clk1,t[23:20])。(t[7:4]==439。(t[15:12]==439。 // always(posedge clk2) if(~crl) begin temp[23:0]=t。end else begin temp[27:24]=i。h1: temp[23:0]=temp1。h3: temp[23:0]=temp3。h5: temp[23:0]=temp5。h7: temp[23:0]=temp7。h9: temp[23:0]=temp9。d1。d9i) i=i+139。 41 endcase end else if(enp0amp。 else if(enp0amp。d1。h1: temp2=t。h3: temp4=t。h5: temp6=t。h7: temp8=t。 endmodule 42