【正文】 CLB基本結(jié)構(gòu) FPGA 系統(tǒng)設(shè)計(jì)流程一般說(shuō)來(lái)，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是自頂向下的設(shè)計(jì)方法。IOB輸出端配有兩只MOS管，它們的柵極均可編程，使MOS管導(dǎo)通或截止，分別經(jīng)上拉電阻接通VCC、地線或者不接通，用以改善輸出波形和負(fù)載能力。當(dāng)IOB控制的引腳被定義為輸入時(shí)，通過(guò)該引腳的輸入信號(hào)先送入輸入緩沖器。這些數(shù)據(jù)選擇器的地址控制信號(hào)均由編程信息提供，從而實(shí)現(xiàn)所需的電路結(jié)構(gòu)。邏輯函數(shù)發(fā)生器H 有3個(gè)輸入信號(hào)；前兩個(gè)是函數(shù)發(fā)生器的輸出G’ 和F’ ，而另一個(gè)輸入信號(hào)是來(lái)自信號(hào)變換電路的輸出H1。它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。FPGA一般由3種可編程電路和一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器SRAM組成。通過(guò)軟件仿真可以事先驗(yàn)證設(shè)計(jì)的正確性，在PCB完成以后，利用CPLD/FPGA的在線修改功能，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。校對(duì)時(shí)間由 15 矩形鍵盤進(jìn)行控制，為了保證計(jì)時(shí)的穩(wěn)定及準(zhǔn)確須由晶體振蕩器提供時(shí)間基準(zhǔn)信號(hào)。數(shù)字化的鐘表給人們帶來(lái)了極大的方便。 課題研究的必要性現(xiàn)在是一個(gè)知識(shí)爆炸的新時(shí)代。本設(shè)計(jì)是利用 VHDL 硬件描述語(yǔ)言結(jié)合可編程邏輯器件進(jìn)行的，并通過(guò)數(shù)碼管靜態(tài)顯示走時(shí)結(jié)果。它與傳統(tǒng)的電子產(chǎn)品在設(shè)計(jì)上的顯著區(qū)別是大量使用大規(guī)?？删幊踢壿嬈骷?，使產(chǎn)品的性能提高，體積縮小，功耗降低，同時(shí)廣泛運(yùn)用現(xiàn)代計(jì)算機(jī)技術(shù)，提高產(chǎn)品的自動(dòng)化程度和競(jìng)爭(zhēng)力，縮短研發(fā)周期。諸如定時(shí)自動(dòng)報(bào)警、定時(shí)啟閉電路、定時(shí)開(kāi)關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí)電氣的自動(dòng)啟用等，所有這些都是以鐘表數(shù)字化為基礎(chǔ)的。在控制系統(tǒng)中，鍵盤是常用的人機(jī)交換接口，當(dāng)所設(shè)置的功能鍵或數(shù)字鍵按下的時(shí)候，系統(tǒng)應(yīng)該完成該鍵所對(duì)應(yīng)的功能。支撐信息電子產(chǎn)品高速發(fā)展的基礎(chǔ)就是微電子制造工藝水平的提高和電子產(chǎn)品設(shè)計(jì)開(kāi)發(fā)技術(shù)的發(fā)展。前者以微細(xì)加工技術(shù)為代表，而后者的代表就是電子設(shè)計(jì)自動(dòng)化（electronic design automatic, EDA）技術(shù)。因此，按鍵信息輸入是與軟件結(jié)構(gòu)密切相關(guān)的過(guò)程。因此研究數(shù)字鐘以及擴(kuò)大其應(yīng)用有著非?，F(xiàn)實(shí)的意義。EDA 技術(shù)正是為了適應(yīng)現(xiàn)代電子技術(shù)的要求，吸收眾多學(xué)科最新科技成果而形成的一門新技術(shù)。數(shù)字鐘可以由各種技術(shù)實(shí)現(xiàn)，如單片機(jī)等。新產(chǎn)品、新技術(shù)層出不窮，電子技術(shù)的發(fā)展更是日新月異。近些年，隨著科技的發(fā)展和社會(huì)的進(jìn)步，人們對(duì)數(shù)字鐘的要求也越來(lái)越高，傳統(tǒng)的時(shí)鐘已不能滿足人們的需求，多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。４第二章 FPGA 簡(jiǎn)介 FPGA 概述FPGA是現(xiàn)場(chǎng)可編程門陣列（Field Programmable Gate Array）的簡(jiǎn)稱，與之相應(yīng)的CPLD 是復(fù)雜可編程邏輯器件（ Complex Programmable Logic Device）的簡(jiǎn)稱，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，有時(shí)可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或CPLD/PGFA。使用CPLD/FPGA開(kāi)發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少PCB面積，提高系統(tǒng)的可靠性。這3種可編程電路是：可編程邏輯模塊（CLBConfigurable Logic Block）、輸入/ 輸出模塊（IOBI/O Block）和互連資源（IR—Interconnect Resource）。CLB 中3個(gè)邏輯函數(shù)發(fā)生器分別是G、F和H，相應(yīng)的輸出是G’、F’和H ’。這個(gè)函數(shù)發(fā)生器能實(shí)現(xiàn)3輸入變量的各種組合函數(shù)。CLB中的邏輯函數(shù)發(fā)生器F和G均為查找表結(jié)構(gòu)，其工作原理類似于ROM。IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。緩沖器的輸出分成兩路：一路可以直接送到MUX ，另一路延時(shí)幾個(gè)納秒（或者沒(méi)有延時(shí)）后送到輸入通路D觸發(fā)器，再送到數(shù)據(jù)選擇器。目前這種高層次的設(shè)計(jì)方法已被廣泛采用。，這是設(shè)計(jì)中最為普遍的輸入方式。這一步驟適用于大型設(shè)計(jì)，因?yàn)閷?duì)于大型設(shè)計(jì)來(lái)說(shuō)，在綜合前對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。，仿真過(guò)程不涉及具體器件的硬件特性，是較為粗略的。根據(jù)適配后的仿真模型，可以進(jìn)行適配后時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確的預(yù)期未來(lái)芯片的實(shí)際性能。CPLD/FPGA軟件設(shè)計(jì)可分為兩大塊：編程語(yǔ)言和編程工具。用這種方式描述的項(xiàng)目最后所能達(dá)到的性能與設(shè)計(jì)人員的水平、經(jīng)驗(yàn)以及綜合軟件有很大的關(guān)系。一般大都使用成熟的IP 核和中小規(guī)模集成電路所搭成的現(xiàn)成電路，整體放到一片可編程邏輯器件的內(nèi)部去，其硬件工作速度和芯片利用率很高，但是當(dāng)項(xiàng)目很大時(shí)，該方法就顯得有些繁瑣；狀態(tài)機(jī)描述主要用來(lái)設(shè)計(jì)基于狀態(tài)機(jī)思想的時(shí)序電路。QuartusII 是 Altera 提供的 FPGA/CPLD 開(kāi)發(fā)集成環(huán)境，Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。 QuartusII 也可以利用第三方的綜合工具，如 FPGA Compiler II，并能直接調(diào)用這些工具。編譯器包括的功能模塊有分析/ 綜合器、適配器、裝配器、時(shí)序分析器、設(shè)計(jì)輔助模塊、EDA 網(wǎng)表文件生成器、編輯數(shù)據(jù)接口等。圖 下排的流程框圖是與上面的 QuartusII 設(shè)計(jì)流程相對(duì)照的標(biāo)準(zhǔn)的 EDA 開(kāi)發(fā)流程。在進(jìn)行編譯后，可對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真。 Text Editor（文本編輯器）建立 Verilog HDL、VHDL 或 Altera 硬件１０描述語(yǔ)言（AHDL）設(shè)計(jì)。4.（可選）使用 SOPC Builder 或 DSP Builder 建立系統(tǒng)級(jí)設(shè)計(jì)。7.（可選）使用仿真器對(duì)設(shè)計(jì)執(zhí)行功能仿真。14.（可選）使用 SignalTap II Logic Analyzer、 SignalProbe 功能或 Chip Editor 對(duì)設(shè)計(jì)進(jìn)行調(diào)試。此文件夾將被 EDA 軟件默認(rèn)為工作庫(kù)。步驟如下： FPGA 目標(biāo)芯片QuartusII 編譯器是由一系列處理模塊構(gòu)成的，這些模塊負(fù)責(zé)對(duì)設(shè)計(jì)項(xiàng)目的檢錯(cuò)、邏輯綜合、結(jié)構(gòu)綜合、輸出結(jié)果的編輯配置，以及時(shí)序分析。１２圖 全編譯后出現(xiàn)報(bào)錯(cuò)信息如果編譯成功，可以見(jiàn)到如圖 所示的工程管理窗口左上角顯示了工程（例如工程 div）的層次結(jié)構(gòu)和其中結(jié)構(gòu)模塊耗用的邏輯宏單元數(shù)；在此欄下是編譯處理流程，包括數(shù)據(jù)網(wǎng)表建立、邏輯綜合、適配、配置文件裝配和時(shí)序分析等；最下欄是編譯處理信息；中欄式編譯報(bào)告項(xiàng)目選擇菜單，單擊其中各項(xiàng)可以詳細(xì)了解編譯與分析結(jié)果。本設(shè)計(jì)總體框架見(jiàn)附圖。計(jì)數(shù)器的輸出分別經(jīng)譯碼器送數(shù)碼管顯示。譯碼顯示電路由八段譯碼器完成。 [7]EP1C3T144 引腳圖如圖 所示。圖 LED 靜態(tài)驅(qū)動(dòng)顯示原理圖１６第四章 單元電路設(shè)計(jì) 分頻模塊電路設(shè)計(jì)晶體振蕩器是構(gòu)成數(shù)字式時(shí)鐘的核心，振蕩器的穩(wěn)定度及頻率的精度決定了數(shù)字鐘計(jì)時(shí)的準(zhǔn)確程度，它保證了時(shí)鐘的走時(shí)準(zhǔn)確及穩(wěn)定。圖 秒信號(hào)產(chǎn)生電路框圖本系統(tǒng)使用的晶體振蕩器電路給數(shù)字鐘提供了一個(gè)頻率穩(wěn)定準(zhǔn)確的 20MHZ的方波信號(hào)，其輸出至分頻電路。石英晶體振蕩電路 分頻電路 秒信號(hào)１７圖 分頻模塊仿真圖 校時(shí)控制模塊電路設(shè)計(jì) 按鍵消抖本模塊用于當(dāng)有按鍵按下時(shí)，采用軟件的辦法去除按鍵抖動(dòng)。圖 消抖邏輯框圖該模塊在這里實(shí)現(xiàn)的比較簡(jiǎn)單，原理是當(dāng)有按鍵按下的時(shí)候，inkey 會(huì)變成低電平，如果此時(shí) count 不為 30 時(shí)，內(nèi)部計(jì)數(shù)器計(jì)數(shù)，從 0 直到 30，當(dāng)計(jì)數(shù)到30 時(shí)，okey 輸出底電平，同時(shí)給計(jì)數(shù)器賦值為 30。圖 按鍵消抖模塊波形仿真 按鍵控制模塊按鍵控制模塊的框圖如圖 所示。b 圖中的 flag 是判斷小時(shí)高位是 1 還是 2 的信號(hào)，若為 1，則 flag 信號(hào)為低電平；若為 2，則 flag 信號(hào)為高電平。ARCHITECTURE addram_architecture OF addram ISsignal count:std_logic_vector（3 downto 0）。end if。說(shuō)明：每按鍵一次，即每當(dāng) inkey 的上升沿到來(lái)時(shí)，count 加一，當(dāng) count 等于 9的時(shí)候，作為分的低位，將 0 賦值于 count，在此過(guò)程中，隨時(shí)將十進(jìn)制數(shù)的count 的值的 8421 碼作為 oaddr 的信號(hào)。flag : IN STD_LOGIC。BEGINoaddr=count。elsecount=count+1。end if。END addram3_architecture。模塊主要完成秒向分的進(jìn)位，產(chǎn)生脈沖信號(hào)。ARCHITECTURE sec_architecture OF second IS２２BEGINk1:process（clk_1s）variable count:integer range 0 to 100:=0。elseos=39。end if。主要完成分低位向高位的進(jìn)位，產(chǎn)生脈沖信號(hào)。addr_1s : OUT STD_LOGIC_vector（3 downto 0）。beginif iset=39。elsif rising_edge（clk_1s ） thenif count=9 thenos