【正文】 主要參考文獻[1] 王紫婷，吳蓉 ，張彩珍，EDA 技術(shù)與應(yīng)用，蘭州大學(xué)出版社， 2022[2] 潘松，黃繼業(yè)，EDA 技術(shù)實用教程，北京科學(xué)出版社，2022[3] 崔葛，基于 FPGA 的數(shù)字電路系統(tǒng)設(shè)計，西安電子科技大學(xué)出版社，2022[4] 王開軍，姜宇柏，面向 CPLD/FPGA 的 VHDL 設(shè)計，機械工業(yè)出版社， 2022[5] 畢滿清，電子技術(shù)實驗與課程設(shè)計，機械工業(yè)出版社，2022[6] 呂思忠，數(shù)子電路實驗與課程設(shè)計，哈爾濱工業(yè)大學(xué)出版社，2022[7] 謝自美，電子線路設(shè)計、實驗、測試，華中理工大學(xué)出版社，2022。設(shè)計的過程變的相對簡單，容易修改。這樣可以節(jié)省按鍵資源，以供更多的功能的使用。３２展望本設(shè)計中雖然有控制鍵對時鐘進行控制，但是用到的按鍵略多，在實際應(yīng)用上存在不足。，若先調(diào)整時低位，后調(diào)整時高位，會出現(xiàn) 24 到 29 這樣的不正常點數(shù)。在本設(shè)計調(diào)試過程中遇到了一些問題如下：，故顯示電路所用芯片的 I/O 端口高達 32 個，使得資源利用不合理。此次的數(shù)字鐘設(shè)計重在于按鍵的控制和各個模塊代碼的編寫，雖然能把鍵盤接口和各個模塊的代碼編寫出來，并能正常顯示，但對于各個模塊的優(yōu)化設(shè)計還有一定的缺陷和不足。在設(shè)計電路中，往往是先仿真后連接實物圖，但有時候仿真和電路連接并不是完全一致的，例如在對具體模塊的仿真的過程中，往往沒有考慮到整體設(shè)計的層面以及與上下模塊接口的設(shè)計。學(xué)會了利用 QuarterII 軟件進行原理圖的繪制，硬件描述語言 VHDL 的編寫，程序的仿真等工作。３１結(jié)果與展望結(jié)果將設(shè)計程序下載到硬件電路上運行調(diào)試后，最終結(jié)果與預(yù)期效果基本一致，整點報時功能正常，時、分都能夠正常計數(shù)并能由按鍵控制校時。該模塊仿真波形如圖 所示。speaker=a or b。a=clk1k and not（d）。end if。139。039。end if。else c=39。if mh=0101 and ml=1001 and（t=117 or t=115 or t=113 or t=111） then c=39。elset:=t+1。模塊組件如圖 所示。即將至整點時，前四秒低音，最后一秒高音。模塊組件如圖 所示。該模塊的仿真波形如圖 所示。 end process。 when others=led=10111111。 when 1000=led=10000000。 when 0110=led=10000010。 when 0100=led=10011001。 when 0010=led=10100100。 case sel is ２８when 0000=led=11000000。 ARCHITECTURE behave OF drive IS SIGNAL sel:STD_LOGIC_vector（3 downto 0）。 led : OUT STD_LOGIC_vector（7 downto 0 ））。clkaddr[3..0]led[7..0]driveinst9圖 譯碼顯示模塊組件核心程序如下：ENTITY drive IS PORT （clk:in std_logic。 譯碼顯示模塊該模塊完成對計數(shù)器編碼信息的譯碼工作，驅(qū)動數(shù)碼管則顯示相應(yīng)的數(shù)字。end process k1。end if。count:=count+1。２７elseflag=39。count:=count+1。elsif count=1 thenflag=39。count:=0。elsif rising_edge（clk_1s ） thenif count=2 thenflag=39。039。139。addr_1s=iset_addr。039。ARCHITECTURE hh_architecture OF hh ISBEGINk1:process（clk_1s,iset ）variable count:integer range 0 to 2:=0。flag: OUT STD_LOGIC）。iset_addr : IN STD_LOGIC_VECTOR（3 DOWNTO 0）。clk_1sisetiset_addr[3..0]addr_1s[3..0]flaghhinst13圖 小時高位計數(shù)模塊組件２６核心程序如下：ENTITY hh ISPORT（clk_1s : IN STD_LOGIC。END hl_architecture。end if。end if。count:=count+1。elseos=39。count:=0。elseif count=9 thenos=39。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。039。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。139。139。addr_1s=iset_addr。039。ARCHITECTURE hl_architecture OF hl ISBEGINk1:process（clk_1s,iset ）variable count:integer range 0 to 10:=0。os : OUT STD_LOGIC）。iset_addr : IN STD_LOGIC_VECTOR（3 DOWNTO 0）。iset : IN STD_LOGIC。主要完成小時低位向高位的進位，產(chǎn)生脈沖信號，同時根據(jù) flag 信號的不同判斷出小時高位時 1 還是 2。說明：對于分高位計數(shù)模塊的程序，只需將上面程序中的 count=9 改成count=6 即可。end process k1。end if。count:=count+1。elseos=39。count:=0。elsif rising_edge（clk_1s ） thenif count=9 thenos=39。 thencount:=CONV_INTEGER（iset_addr ）。beginif iset=39。END ml。addr_1s : OUT STD_LOGIC_vector（3 downto 0）。iset : IN STD_LOGIC。主要完成分低位向高位的進位，產(chǎn)生脈沖信號。該模塊的仿真波形如圖 所示。end if。count:=count+1。elseos=39。139。ARCHITECTURE sec_architecture OF second IS２２BEGINk1:process（clk_1s）variable count:integer range 0 to 100:=0。os : OUT STD_LOGIC）。模塊主要完成秒向分的進位，產(chǎn)生脈沖信號。該模塊的仿真波形如圖 所示。END addram3_architecture。end if。end if。elsecount=count+1。elsecount=count+1。139。BEGINoaddr=count。END addram3。flag : IN STD_LOGIC。該模塊的仿真波形如圖 所示。說明：每按鍵一次，即每當 inkey 的上升沿到來時，count 加一，當 count 等于 9的時候，作為分的低位，將 0 賦值于 count，在此過程中，隨時將十進制數(shù)的count 的值的 8421 碼作為 oaddr 的信號。end process k1。end if。k1:process（inkey ）beginif rising_edge（inkey） thencount=count+1。ARCHITECTURE addram_architecture OF addram ISsignal count:std_logic_vector（3 downto 0）。oaddr : OUT STD_LOGIC_VECTOR（3 downto 0））。b 圖中的 flag 是判斷小時高位是 1 還是 2 的信號，若為 1，則 flag 信號為低電平；若為 2，則 flag 信號為高電平。inkey 是由消抖模塊輸出的有鍵按下的信號，這個信號引發(fā)按鍵控制模塊內(nèi)部信號的變化。圖 按鍵消抖模塊波形仿真 按鍵控制模塊按鍵控制模塊的框圖如圖 所示。而按鍵產(chǎn)生抖動的時間大約2ms 到 10ms，所以一旦計數(shù)完成，抖動已經(jīng)過去，不會發(fā)生重鍵現(xiàn)象了，這樣１８就去除了抖動。圖 消抖邏輯框圖該模塊在這里實現(xiàn)的比較簡單，原理是當有按鍵按下的時候，inkey 會變成低電平，如果此時 count 不為 30 時，內(nèi)部計數(shù)器計數(shù)，從 0 直到 30，當計數(shù)到30 時，okey 輸出底電平，同時給計數(shù)器賦值為 30。該模塊有一個時鐘輸入端口，輸入時鐘信號是分頻出來的500HZ 的時鐘；有一個輸入端口與行線相連，用于輸入行線狀態(tài)；一個輸出端口，用于輸出有按鍵按下的信號。石英晶體振蕩電路 分頻電路 秒信號１７圖 分頻模