【正文】 相信隨著電子技術(shù)的發(fā)展，數(shù)字鐘的功能會(huì)更加多樣化，滿足人們的各種需要。故提出改進(jìn)方案為用一個(gè)按鍵控制數(shù)碼管的位選，再用兩個(gè)按鍵控制計(jì)數(shù)的加減。 15 的矩陣鍵盤所限制，使得鬧鐘功能實(shí)現(xiàn)不易。再加上器件對(duì)信號(hào)的延時(shí)等問(wèn)題，實(shí)際下載硬件電路上后會(huì)出現(xiàn)一系列的問(wèn)題，因此仿真圖和電路連接圖還是有一定區(qū)別的。在此次的數(shù)字鐘設(shè)計(jì)過(guò)程中，更進(jìn)一步地熟悉有關(guān)數(shù)字電路的知識(shí)和具體應(yīng)用。說(shuō)明：改程序中的時(shí)鐘信號(hào) clk05s 的頻率為 2HZ，且其有效電平（高電平）占空比為 2/3。end process。else d=39。139。end if。該模塊在十二點(diǎn)三十分的時(shí)候，蜂鳴器響起音樂(lè)，持續(xù)一分鐘。圖 譯碼顯示波形仿真 譯碼顯示強(qiáng)制轉(zhuǎn)換模塊由于系統(tǒng)只能顯示時(shí)、分，故在此將時(shí)低位的數(shù)碼管的“小數(shù)點(diǎn)” 作為秒顯示，以 1HZ 的頻率閃爍。 end case。 when 0111=led=11111000。 when 0011=led=10110000。 BEGIN process（clk）begin sel=addr。addr : IN STD_LOGIC_vector（3 downto 0）。END hh_architecture。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。end if。if count=2 thenflag=39。beginif iset=39。addr_1s : OUT STD_LOGIC_vector（3 downto 0）。該模塊框圖如圖 所示，主要完成小時(shí)高位 1 和 2 之間的變換，同時(shí)當(dāng)小時(shí)高位為 2 時(shí)， flag 為高電平，當(dāng)為 1 時(shí)，flag 為低電平。end if。039。139。count:=count+1。２５count:=0。elsif rising_edge（clk_1s ） thenif flag=39。beginif iset=39。addr_1s : OUT STD_LOGIC_vector（3 downto 0）。clk_1sisetflagiset_addr[3..0]addr_1s[3..0]oshlinst14圖 小時(shí)低位計(jì)數(shù)模塊組件圖核心程序如下：ENTITY hl ISPORT（clk_1s : IN STD_LOGIC。END ml_architecture。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。addr_1s=iset_addr。ARCHITECTURE ml_architecture OF ml ISBEGINk1:process（clk_1s,iset ）variable count:integer range 0 to 10:=0。iset_addr : IN STD_LOGIC_VECTOR（3 DOWNTO 0）。圖 秒計(jì)數(shù)模塊波形仿真該模塊框圖如圖 所示。end if。count:=0。END second。２１圖 小時(shí)低位按鍵控制模塊波形仿真 計(jì)數(shù)模塊該模塊框圖如圖 所示。end process k1。if count=9 thencount=0000。 thenif count=3 thencount=0000。ARCHITECTURE addram3_architecture OF addram3 ISsignal count:std_logic_vector（3 downto 0）。圖 分低位按鍵控制模塊波形仿真：ENTITY addram3 ISPORT（inkey : IN STD_LOGIC。END addram_architecture。if count=9 thencount=0000。END addram。oaddr[3..0]作為輸出信號(hào)，用于控制時(shí)間的調(diào)整。該模塊的仿真波形如圖 所示。該模塊的邏輯框圖如圖 所示。該模塊的時(shí)序仿真圖如圖 所示，滿足設(shè)計(jì)要求。然后再利用分頻電路，將其輸出信號(hào)轉(zhuǎn)變?yōu)槊胄盘?hào)。顯示電路原理圖如圖 所示。EP1C3T144 是 Altera 公司生產(chǎn)的 Cyclone I 代、基于 （內(nèi)核） ，（I/O ） ， 和 SRAM 的 FPGA，容量為 2910 個(gè) LE，擁有 13 個(gè) M4KRAM（ 4K 位+奇偶校驗(yàn)）塊；除此之外，還集成了許多復(fù)雜的功能，提供了全功能的鎖相環(huán)（PLL） ，用于板級(jí)的時(shí)鐘網(wǎng)絡(luò)管理和專用 I/O 口，這些接口用于連接業(yè)界標(biāo)準(zhǔn)的外部存儲(chǔ)器器件，具有成本低和使用方便的特點(diǎn)，具有以下特性：① 新的可編程架構(gòu)通過(guò)設(shè)計(jì)實(shí)現(xiàn)低成本；② 嵌入式存儲(chǔ)資源支持各種存儲(chǔ)器應(yīng)用和數(shù)字信號(hào)處理器（DSP） ；１４③ 采用新的串行置器件如 EPCS1 的低成本配置方案；④ 支持 LVTTL、LVCMOS、SSTL2 以及 SSTL3 I/O 標(biāo)準(zhǔn)；⑤ 支持 66MHZ，32 位 PCI 標(biāo)準(zhǔn)；⑥ 支持低速（311Mbps）LVDS I/O；⑦ 支持串行總線和網(wǎng)絡(luò)接口及各種通信協(xié)議；⑧ 使用 PLL 管理片內(nèi)和片外系統(tǒng)時(shí)序；⑨ 支持外部存儲(chǔ)器，包括 DDR SDRAM（133MHZ） ，F(xiàn)CRAM 以及 SDR SDRAM；⑩ 支持多種 IP，包括 Altera 公司的 MegaCore 以及其合伙組織的 IP，支持最新推出的 Nios II 嵌入式處理器，具有超凡的性能、低成本和最完整的一套軟件開(kāi)發(fā)工具。時(shí)基電路可以由石英晶體振蕩電路構(gòu)成，假設(shè)晶振頻率1MHz，經(jīng)過(guò)6次十分頻就可以得到秒脈沖信號(hào)。計(jì)數(shù)滿后各計(jì)數(shù)器清零，重新計(jì)數(shù)。由于計(jì)數(shù)的起始時(shí)間不可能與標(biāo)準(zhǔn)時(shí)間（如北京時(shí)間）一致，故需要在電路上加一個(gè)校時(shí)電路，同時(shí)標(biāo)準(zhǔn)的 1HZ 時(shí)間信號(hào)必須做到準(zhǔn)確穩(wěn)定，通常使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。然后產(chǎn)生一個(gè)結(jié)構(gòu)化的以網(wǎng)表文件表達(dá)的電路原理圖文件。在對(duì)工程進(jìn)行編譯處理前，必須做好必要的設(shè)置。任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程（Project） ，都必須首先為此工程建立一個(gè)放置與此工程相關(guān)的所有設(shè)計(jì)文件的文件夾。 、Programmer 和 Altera 硬件編程器對(duì)器件進(jìn)行編程；或?qū)⒕幊涛募D(zhuǎn)換為其它文件格式以供嵌入式處理器等其它系統(tǒng)使用。 Timing Analyzer 對(duì)設(shè)計(jì)進(jìn)行時(shí)序分析。 Synthesis 對(duì)設(shè)計(jì)進(jìn)行綜合。3.（可選）使用 Assignment Editor、Settings 對(duì)話框（Assignments 菜單） 、Floorplan Editor 或 LogicLock 功能指定初始設(shè)計(jì)的約束條件。 [6]QuartusII 圖形用戶界面的基本設(shè)計(jì)流程如下： New Project Wizard（File 菜單）建立新工程并指定目標(biāo)器件或器件系列。QuartusII 擁有性能良好的設(shè)計(jì)錯(cuò)誤定位器，用于確定文本或圖形設(shè)計(jì)中的錯(cuò)誤。圖 上排所示的是 QuartusII 編譯設(shè)計(jì)主控界面，它顯示了 QuartusII 自動(dòng)設(shè)計(jì)的各主要處理環(huán)節(jié)和設(shè)計(jì)流程，包括設(shè)計(jì)輸入編輯、設(shè)計(jì)分析與綜合、適配、編程文件匯編、時(shí)序參數(shù)提取以及編程下載幾個(gè)步驟。QuartusII 包括模塊化的編譯器。QuartusII 軟件完全支持 VHDL 設(shè)計(jì)流程，其內(nèi)部嵌有VHDL 邏輯綜合器。 QuartusII 設(shè)計(jì)平臺(tái) 軟件開(kāi)發(fā)環(huán)境及基本流程本設(shè)計(jì)所用軟件主要是 QuartusII，在此對(duì)它做一些介紹。電路原理圖方式描述比較直觀和高效，對(duì)綜合軟件的要求不高。HDL 既可以描述底層設(shè)計(jì)，也可以描述頂層的設(shè)計(jì)，但它不容易做到較高的工作速度和芯片利用率。 [5] 系統(tǒng)劃分編譯器代碼級(jí)功能仿真綜合器適配前時(shí)序仿真適配器CPLD/FPGA 實(shí)現(xiàn)適配后仿真模型適配后時(shí)序仿真適配報(bào)告ASIC 實(shí)現(xiàn)VHDL 代碼或圖形方式輸入仿真綜合庫(kù)器件編程文件８ CPLD/FPGA系統(tǒng)設(shè)計(jì)流程 FPGA 開(kāi)發(fā)編程原理硬件設(shè)計(jì)需要根據(jù)各種性能指標(biāo)、成本、開(kāi)發(fā)周期等因素，確定最佳的實(shí)現(xiàn)方案，畫出系統(tǒng)框圖，選擇芯片，設(shè)計(jì)PCB并最終形成樣機(jī)。，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；；。綜合優(yōu)化是針對(duì)ASIC芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過(guò)程要在相應(yīng)的廠家綜合庫(kù)的支持可編程開(kāi)關(guān)矩輸入輸出模塊互連資源CLB CLB CLB CLBCLB CLB BCLB CLB CLBCLB矩CLBCLBCLB塊CLBCLB CLB BCLB CLBCLBCLB CLB CLB７下才能完成。，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。流程說(shuō)明：“ 自頂向下” 的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。６