【正文】 外文姓名按國際慣例，將作者名的縮寫置前，作者姓置后。 參考文獻(xiàn)書寫格式應(yīng)符合 GB7714－ 1987《文后參考文獻(xiàn)著錄規(guī)則》。當(dāng)提及的參考文獻(xiàn)為文中直接說明時(shí)，其序號應(yīng)該與正文排齊，如“由文獻(xiàn) [8， 10～ 14]可知”。層次代號格式見表 1和表 2。 各章標(biāo)題要突出重點(diǎn)、簡明扼要。 目錄 目錄應(yīng)包括論文中全部章節(jié)的標(biāo)題及頁碼，含中、外文摘要；正文章、節(jié)題目； 參考文獻(xiàn)；致謝；附錄。 頁碼 用小五號字，居中標(biāo)于頁面底部 。單數(shù)頁眉的文字為“章及標(biāo)題”；雙數(shù)頁眉的文字為“大學(xué)本科生畢業(yè)設(shè)計(jì)（論文）”。 論文版面 設(shè)置為：畢業(yè)論文 B5 紙 、 縱向、 為 橫排 、 不分欄， 上下頁邊距分別為 和 2cm， 左右 頁邊距分別為 和 2cm，對稱頁邊距、 左 側(cè)裝訂 并裝訂線為 0cm、 奇偶頁不同、無網(wǎng)格。其中漢語言文學(xué)專業(yè)不少于 7 000字。內(nèi)容應(yīng)簡潔明了、實(shí)事求是，避免俗套。 產(chǎn)品說明書、各類標(biāo)準(zhǔn)、各種報(bào)紙上刊登的文章及未公開發(fā)表的研究報(bào)告（著名的內(nèi)部報(bào)告如 PB、 AD報(bào)告及著名大公司的企 業(yè)技術(shù)報(bào)告等除外）不宜做為參考文獻(xiàn)引用。 參考文獻(xiàn) 參考文獻(xiàn)是論文不可 缺少的組成部分，它反映了論文的取材來源和廣博程度。論文主體的內(nèi)容要求參照《大學(xué)本科生畢業(yè)設(shè)計(jì)（論文）的規(guī)定》第五章。 文管類論文的緒論是畢業(yè)論文的開頭部分，一般包括說明論文寫作的目的與意義，對所研究問題的認(rèn)識以及提出問題。 目錄 目錄應(yīng)獨(dú)立成頁，包括論文中全部章、節(jié)的標(biāo)題及頁碼。 摘要與關(guān)鍵詞 摘要 本科生畢業(yè)設(shè)計(jì)（論文）的摘要均要求用中、英兩種文字給出，中文在前。指導(dǎo)教師應(yīng)加強(qiáng)指導(dǎo)，嚴(yán)格把關(guān)。 end architecture。 else q=39。 count :=0。event and clk=39。 architecture art of disshk is begin process(clk,d) variable count:integer range 0 to 100。 entity disshk is port(clk: in std_logic。 end architecture。 else q=39。 count :=0。event and clk=39。 architecture art of disshk is begin process(clk,d) variable count:integer range 0 to 100。 entity disshk is port(clk: in std_logic。 end architecture。 else q=39。 count :=0。event and clk=39。 architecture art of disshk is begin process(clk,d) variable count:integer range 0 to 100。 entity disshk is port(clk: in std_logic。 end architecture。 c=co。039。139。and rclk39。co=39。 if cl_r=39。 end entity 。 外部觸發(fā)時(shí)鐘 use 。 end if。 elsif(countms50000) then clkms=39。139。 end process。 counts:=counts+1。139。 begin if clk39。 clkms: out std_logic。 兩個(gè)時(shí)鐘信號 library ieee。 end if。event then bep=not bep。 architecture art of beep is signal bep : std_logic。 entity beep is port( clk: in std_logic。 end architecture。 when others=du=11000000。 when0110=du=10000010。 when0010=du=10100100。 when others=du=01000000。 when0110=du=00000010。 when0010=du=00100100。 end case。 when 101=data=f5。 when 011=data=f3。 when 001=data=f1。 end entity。 entity sel is port( f0,f1,f2,f3,f4,f5 : in std_logic_vector(3 downto 0)。 end architecture。 else wei=wei2。 architecture art of endslc is begin process(sel,wei1,wei2,out1,out2) begin if(sel=39。 sel:in std_logic。 use 。 beep=bep。 end if。 begin process(bep,clk,hh1,hh2,mm1,mm2,h1,h2,m1,m2) begin if (h1=hh1 and h2=hh2 and mm1=m1 and mm2=m2 ) OR (mm1=0000 and mm2=0000) then if clk=39。 hh1,hh2,mm1,mm2,h1,h2,m1,m2: in std_logic_vector(3 downto 0)。 參考文獻(xiàn) [1] 李國麗，朱維勇 .電子技術(shù)實(shí)驗(yàn)指導(dǎo)書 .合肥：中國科技大學(xué)出版社，2020 [2] 潘松，黃繼業(yè) .EDA 技術(shù)實(shí)用教程 .北京：科學(xué)出版社， 2020 [3] 鄭家龍，王小海，章安元 .集成電子技術(shù)基礎(chǔ)教程 .北京：高等教育出版社， 2020 [4] 宋萬杰，羅豐，吳順君 .CPLD 技術(shù)及其應(yīng)用 .西安：西安電子科技大學(xué)出版社， 1999 [5] 盧杰，賴毅 .VHDL 與數(shù)字電路設(shè)計(jì) .北京：科學(xué)出版社， 2020 [6] 王金明，楊吉斌 .數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog ：電子工業(yè)出版 25 社， 2020 附錄 鬧鐘模塊的程序： library ieee。 致謝 感謝梁老師一學(xué)期的教導(dǎo)，老師嚴(yán)謹(jǐn)?shù)膽B(tài)度、嚴(yán)格的 要求以及強(qiáng)烈的專業(yè)素養(yǎng)都對我們有十分深刻的影響，使得我們學(xué)會(huì)精益求精，端正自己的學(xué)習(xí)態(tài)度。用 VHDL 硬件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用 EDA軟件進(jìn)行編譯優(yōu)化仿真極大地減少了電路設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤 ,降低了開發(fā)成本，這種設(shè)計(jì)方法必將在未來的數(shù)字系統(tǒng)設(shè)計(jì)中發(fā) 揮越來越重要的作用。它不僅僅是一個(gè)學(xué)習(xí)新知識新方法的好機(jī)會(huì)，同時(shí)也是對我所學(xué)知識的一次綜合的檢驗(yàn)和復(fù)習(xí)，使我明白了自己的缺陷所在，從而查漏補(bǔ)缺。時(shí)間為一分鐘。 模擬時(shí)鐘電 路圖與實(shí)物圖 數(shù)字鐘實(shí)際上是一個(gè)對標(biāo)準(zhǔn)頻率（ 1HZ）進(jìn)行計(jì)數(shù)的計(jì)數(shù)電路。 下載測試后，按復(fù)位鍵后數(shù)碼管顯示 0時(shí) 0 分 0秒開始計(jì)數(shù)，分秒時(shí)計(jì)數(shù)都正確。 end process。 end if。 end if。 elsif(countms50000) then 到 毫秒為低電平 clkms=39。139。 end process。 counts:=counts+1。139。 系統(tǒng)時(shí)鐘為 50MHZ begin if clk39。 else bep=39。139。 （ 2）譯碼模塊：根據(jù)計(jì)時(shí)模塊的狀態(tài)輸出值來確定對應(yīng)位的數(shù)據(jù)的，其輸出是 7段高低電平，以點(diǎn)亮相應(yīng)的數(shù)碼管； （ 3）計(jì)數(shù)控制模塊：根據(jù)外部控制信號，進(jìn)行時(shí)鐘計(jì)數(shù)的調(diào)整和計(jì)時(shí)的控制； （ 4）響鈴控制模塊：根據(jù)外部鬧鐘控制信號完成鬧鐘的定時(shí)，當(dāng)計(jì)數(shù)模塊技術(shù)到和該模塊所設(shè)定時(shí)間一致時(shí)，該模塊將驅(qū)動(dòng)蜂鳴器響鈴。 end if。 when1000=du=10000000。 when0100=du=10011001。 else case data is when0000=du=11000000。 when1000=du=00000000。 when0100=du=00011001。 case data is when0000=du=01000000。wei=111111。wei=101111。wei=111011。wei=111110。) then sel 為一時(shí)，鬧 鐘模式開啟，否則繼續(xù)時(shí)鐘的顯示 naout=add。 naout,clkout : out std_logic_vector(2 downto 0))。 當(dāng)計(jì)數(shù)個(gè)位為 9，十位為 5，計(jì)數(shù)值為 59 時(shí)，秒的個(gè)位十位都為零，進(jìn)位為一，說明此時(shí)計(jì)數(shù)為一分鐘。co=39。co=39。139。secs:=0000。定義 秒的端口 個(gè)位，十位 begin rclk=add xnor clk。 c: out std_logic)。139。 else count:=count+1。139。d 為置位，計(jì)數(shù)段為 100次 begin 14 if d = 39。秒計(jì)數(shù)器滿 60 后向分計(jì)數(shù)器進(jìn)位 ,分計(jì)數(shù)器滿 60后向小時(shí)計(jì)數(shù)器進(jìn)位 ,小時(shí)計(jì)數(shù)器按照“ 24 翻 1”規(guī)律計(jì)數(shù)。顯示模塊由一個(gè)沒有進(jìn)位的六進(jìn)制計(jì)數(shù)器、一個(gè)六選一選擇 11 器和一個(gè)七段譯碼管組成。時(shí)間計(jì)數(shù)模塊由一系列的計(jì)數(shù)器進(jìn)行級聯(lián)實(shí)現(xiàn)，包括六進(jìn)制、十進(jìn)制、二十四進(jìn)制計(jì)數(shù)器。在系統(tǒng)設(shè)計(jì)時(shí)將控制模塊和時(shí)間計(jì)數(shù)模塊集成在一起。在具體設(shè)計(jì)時(shí)只要根據(jù)這些模塊各自的功能編寫程序就大大的提高工作效率。 S1 校對秒的按鍵 S3 校對分的按鍵 S6 校對時(shí)的按鍵 多功能數(shù)字鐘的鬧鐘功能部分 通過按鍵 s1,s3,s6,設(shè)定鬧鐘時(shí)間 ， 當(dāng)時(shí)鐘進(jìn)入鬧鐘設(shè)定的時(shí)間 撥碼開關(guān) 此次設(shè)計(jì)撥碼開關(guān)的主要作用是清零，和選擇模式即狀態(tài)的切換 QuartusⅡ軟件開發(fā)平臺（ 版本） 本程序設(shè)計(jì)的是基于 VHDL 的數(shù)字時(shí)鐘，采用采 用采用采用 EDA開發(fā)工具， VHDL 語言為硬件描述語言， QUARTUSII 作為程序的運(yùn)行平臺，所開發(fā)的程序經(jīng)過調(diào)試運(yùn)行，波形仿真驗(yàn)證，初步實(shí)現(xiàn)了設(shè)計(jì)目標(biāo)。74LS47 是輸出低電平有效的七段字形譯碼器，它在這里與數(shù)碼管配合使用，下表列出了 74LS47 的真值表，表示出了它與數(shù)碼管之間的關(guān)系。它將編碼時(shí)賦予代碼的含義“翻譯”過來。因此，一般采用石英晶體振蕩器經(jīng)過分頻得到這一信號。 5）仿真 ，這個(gè)與 VHDL 程序仿真不同，這個(gè)不僅是對邏輯方面的驗(yàn)證，還要進(jìn)行時(shí)序功能驗(yàn)證。設(shè)計(jì)規(guī)劃主要包括設(shè)計(jì)方式的選擇及是否進(jìn)行模塊劃分。 （ 4）可以 進(jìn)行從系統(tǒng)級到邏輯級的描述，即混合描述。有專家認(rèn)為，在新的世紀(jì)中，VHDL 于 Verilog 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡稱 87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。自頂向下的設(shè)計(jì) 方法將一個(gè)復(fù)雜的系統(tǒng)逐步分解成若干功能模塊，從而進(jìn)行設(shè)計(jì)描述，并且應(yīng)用 EDA 軟件平臺自動(dòng)完成各功能模塊的邏輯綜合與優(yōu)化。為向動(dòng)態(tài)掃描控制模塊提供時(shí)的個(gè)位和十位數(shù)據(jù)的信號。 分模塊主 體為 60 進(jìn)制的計(jì)數(shù)器 ， daout 為向動(dòng)態(tài)掃描控制模塊提供分的個(gè)位和十位數(shù)據(jù)的信號。 用頂層設(shè)計(jì)采用原理圖輸入設(shè)計(jì)、底層設(shè)計(jì)采用 VHDL 設(shè)計(jì)的原理圖與VHDL 混 合設(shè)計(jì)方法設(shè)計(jì)帶整點(diǎn)報(bào)時(shí)功能的數(shù)字鐘 ， 所以此設(shè)計(jì)可分為頂層與底層設(shè)計(jì) ， 共分為六個(gè)模塊 。產(chǎn)生“滴答 .滴答”的報(bào)警聲音。我們可以通過實(shí)驗(yàn)板上的鍵 7和鍵 4進(jìn)行任意的調(diào)整，因?yàn)槲覀冇玫臅r(shí)鐘信號均是 1HZ 的，所以每 LED 燈變化一次就來一個(gè)脈沖，即計(jì)數(shù)一次。 4）定時(shí)鬧鐘，實(shí)現(xiàn)整點(diǎn)報(bào)時(shí)，又揚(yáng)聲器發(fā)出報(bào)時(shí)聲音，發(fā)出滴答的聲音。具有校時(shí)以及報(bào)時(shí)功能 ， 可以對時(shí)、分及秒進(jìn)行單獨(dú)校對 ， 使其校正到標(biāo)準(zhǔn)時(shí)間。數(shù)字鐘可以由各種技術(shù)實(shí) 現(xiàn) ， 如單片機(jī)等 .利用可編程邏輯器件具有其他方式?jīng)]有的特點(diǎn) ， 它具有易學(xué) 、方便 、 新穎 、 有趣 、 直觀設(shè)計(jì)與實(shí)驗(yàn)項(xiàng)目成功率高 ， 理論與實(shí)踐結(jié)合緊密 ， 體積小 ， 容量大 ， I/O 口豐富 ， 易編程和加密等特點(diǎn) 。 美國 ALTERA