【正文】 學(xué)習(xí)中得以改進(jìn)與提高。 也是本次課程設(shè)計(jì)，鞏固了我們以前學(xué)過(guò)的專業(yè)知識(shí)，通過(guò)這次的程序設(shè)計(jì)，使我們對(duì)數(shù)字系統(tǒng)結(jié)構(gòu)也有了更進(jìn)一步的了解與認(rèn)識(shí)，同時(shí)對(duì)數(shù)據(jù)庫(kù)軟件ＥＤＡ技術(shù)，ＶＨＤＬ語(yǔ)言等系列知識(shí)都有了一定的了解與認(rèn)識(shí)。在應(yīng)用 VHDL 的過(guò)程中讓我真正領(lǐng)會(huì)到了其并行運(yùn)行與其他軟件（ C語(yǔ)言）順序執(zhí)行的差別及其在電路設(shè)計(jì)上的優(yōu) 24 越性。希望學(xué)校以后多安排一些類似的實(shí)踐環(huán)節(jié)，讓同學(xué)們學(xué)以致用。本次設(shè)計(jì)課不僅僅培養(yǎng)了我們實(shí)際操作能力，也培養(yǎng)了我們靈活運(yùn)用課本知識(shí)，理論聯(lián)系實(shí)際，獨(dú)立自主的進(jìn)行設(shè)計(jì)的能力。 設(shè)計(jì)心得 通過(guò)兩星期的緊張工作，最后完成了我的設(shè)計(jì)任務(wù) —— 數(shù)字鐘的設(shè)計(jì)與制作。然后將撥碼開(kāi)關(guān)撥下，則數(shù)碼管繼續(xù)此刻的時(shí)間顯示，當(dāng)時(shí) 間顯示為 時(shí)，此時(shí)蜂鳴器將產(chǎn)生滴答滴答的聲音。由于計(jì)數(shù)的起始時(shí)間不可能與標(biāo)準(zhǔn)時(shí)間（如北京時(shí)間）一致，故需要在電路上加一個(gè)校時(shí)電路，同時(shí)標(biāo)準(zhǔn)的 1HZ 時(shí)間信號(hào)必須做到準(zhǔn)確穩(wěn)定。設(shè)計(jì)結(jié)果達(dá)到要求。按動(dòng)調(diào)分鍵或調(diào)小時(shí)鍵后，分位或小時(shí)位開(kāi)始自加，再按鍵后停止。外部需接幾上升沿按鍵，并接揚(yáng)聲器和不許譯碼器的數(shù)碼管。 end architecture。 19 gsec=secg。 c=co。 end architecture fenp。 end if。 else countms:=0。039。 countms:=countms+1。 then 時(shí)鐘高電平有效 if(countms25000) then 計(jì)數(shù)周期為 到 毫秒為低電平 clkms=39。event and clk=39。 process(clk) variable countms:integer range 0 to 50000。 end if。 else counts:=0。039。 0 到 毫秒為高電平 counts:=counts+1。 then 時(shí)鐘高電平有效 if(counts25000000) then 計(jì)數(shù)周期為 1ms,1ms 掃描 100 次， clks=39。event and clk=39。 18 系統(tǒng)時(shí)鐘的軟件設(shè)計(jì) process(clk) variable counts:integer range 0 to 50000000。139。 end if。 and clk39。 begin process(bep,clk,hh1,hh2,mm1,mm2,h1,h2,m1,m2) begin if (h1=hh1 and h2=hh2 and mm1=m1 and mm2=m2 ) OR (mm1=0000 and mm2=0000) then 當(dāng)前時(shí)間的時(shí)分秒完全等于設(shè)置的鬧鐘時(shí)間，蜂鳴器才有效，否則蜂鳴器不響，繼續(xù)顯示當(dāng)前的時(shí)間 if clk=39。 （ 5）分頻 器：根據(jù)外部的輸入時(shí)鐘，將外部時(shí)鐘成兩路信號(hào)，一路用于正常的計(jì)數(shù)，一路用于七段顯示數(shù)碼管的動(dòng)態(tài)掃描輸出。 原理框圖： 17 （ 1）計(jì)數(shù)模塊：按照時(shí)鐘模式完成一天 24小時(shí)的計(jì)時(shí)功能。 end process。 段選 end case。 when1001=du=10010000。 when0111=du=11111000。 when0101=du=10010010。 when0011=du=10110000。 when0001=du=11111001。 end case。 when1001=du=00010000。 when0111=du=01111000。 when0101=du=00010010。 when0011=du=00110000。 16 when0001=du=01111001。 process(data,sel) begin if sel=010 or sel=100 then 若是第二個(gè)或是第四個(gè)數(shù)碼管亮，則低位的兩個(gè)點(diǎn)要顯示，低電平有效。 end case。 when others=data=f0。 when 101=data=f5。 when 100=data=f4。 when 011=data=f3。 when 010=data=f2。數(shù)碼管顯示 when 001=data=f1。 begin process(sel,f0,f1,f2,f3,f4,f5) begin case sel is 數(shù)碼管的位選，數(shù)碼管為共陽(yáng)極的，秒分時(shí)共用六個(gè) when 000=data=f0。 else clkout=add。139。 end entity。 sel:in std_logic。秒的個(gè)位一直計(jì)數(shù)，計(jì)數(shù)值不到 9時(shí)，一直加，直到出現(xiàn)個(gè)位出現(xiàn) 9，十位加一。 end if。039。secg:=0000。139。secs:=0000。and rclk39。 elsif (rclk=39。co=39。 then secg:=0000。 掃描時(shí)鐘要低于系統(tǒng)時(shí)鐘 if cl_r=39。 begin process(cl_r,clk,rclk,co,add) is variable secg,secs,ad: std_logic_vector(3 downto 0)。 end entity 。 gsec,ssec: out std_logic_vector(3 downto 0)。 end if。 else q=39。 否則開(kāi)始計(jì)數(shù) end if。 count :=0。 then 信號(hào)為 1時(shí)有效 if(count=100) then 當(dāng)掃描為次數(shù)為 100 次時(shí) q=39。event and clk=39。039。（秒分時(shí)模塊程序一樣不再重復(fù)） architecture art of disshk is begin process(clk,d) variable count:integer range 0 to 100。計(jì)數(shù)器的輸出分別經(jīng)譯碼器送顯示器顯示。振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號(hào) ,作為數(shù)字鐘的時(shí)間基準(zhǔn) ,然后經(jīng)過(guò)分頻器輸出標(biāo)準(zhǔn)秒脈沖。六進(jìn)制計(jì)數(shù)器為六選一選擇器的選擇判斷提供輸入信號(hào)，六選一選擇器的選擇輸入端段分別接秒各位、分個(gè)位、分十位和小時(shí)位計(jì)數(shù)器的輸出，用來(lái)完成動(dòng)態(tài)掃描顯示。 ②顯示模塊。秒和分鐘的計(jì)數(shù)器的各位為十進(jìn)制計(jì)數(shù)器。 3）系統(tǒng)核心模塊功能分析及實(shí)現(xiàn) ①時(shí)間計(jì)數(shù)模 塊。時(shí)間計(jì)數(shù)模塊是通過(guò)計(jì)數(shù)產(chǎn)生秒、分和小時(shí)信號(hào)，顯示模塊對(duì)時(shí)間計(jì)數(shù)模塊產(chǎn)生的秒、分和小時(shí)的信號(hào)，通過(guò)時(shí)鐘掃描逐個(gè)在數(shù)碼管上顯示。核心部分由 3 大模塊組成，即時(shí)間計(jì)數(shù)模塊、控制模塊和顯示模塊。系統(tǒng)總體框圖如圖 1 所示。有了這一步，就對(duì)數(shù)字鐘的模塊有了了解。 10 設(shè)計(jì)的整體框架 在各個(gè)模塊都編譯通過(guò)的基礎(chǔ)上在頂層用原理圖的方法實(shí)現(xiàn)。 9 獨(dú)立按鍵 此次設(shè)計(jì)主要外部電路的觸發(fā)，每按一下將記一次數(shù)。 譯碼是把給定的代碼進(jìn)行翻譯，本設(shè)計(jì)即是將時(shí)、分、秒計(jì)數(shù)器輸出的四位二進(jìn)制數(shù)代碼翻譯為相應(yīng)的十進(jìn)制數(shù)，并通過(guò)顯示器顯示，通常顯示器與譯碼器是配套使用的。譯碼器輸出與輸入代碼有唯一的對(duì)應(yīng)關(guān)系。實(shí)現(xiàn)譯。 譯碼為編碼的逆過(guò)程。晶體振蕩器電路給數(shù)字鐘提供一個(gè)頻率穩(wěn)定準(zhǔn)確的32768Hz 的方波信號(hào)，可保證數(shù)字鐘的走時(shí)準(zhǔn)確及穩(wěn)定。數(shù)字鐘的精度主要取決于時(shí)間標(biāo)準(zhǔn)信號(hào)的頻率及其穩(wěn)定度。 6）器件編程 四、整體設(shè)計(jì)流圖 各模塊的原理性功能介紹 可編程器件 EP2C5Q208C8N CPLDJTAG 接口 晶振和蜂鳴器 晶體振蕩電路是構(gòu)成數(shù)字式時(shí)鐘的核心，它 保證了時(shí)鐘走時(shí)準(zhǔn)確及穩(wěn)定。 3） VHDL 程序仿真 4）綜合、優(yōu)化和布局布線 綜合指的是 將設(shè)計(jì)描述轉(zhuǎn)化成底層電路的表示形式，其結(jié)果是一個(gè)網(wǎng)表或者是一組邏輯方程；優(yōu)化，這個(gè)主要是為了提高程序的執(zhí)行效率及減少資源的利用；布局布線，指的是將邏 7 輯關(guān)系轉(zhuǎn)化成電路連接的方式。設(shè)計(jì)方式一般包括直接設(shè)計(jì)，自頂向下和自底向下設(shè)計(jì)，這個(gè)和其他軟件語(yǔ)言差不多。 2）采用 VHDL 進(jìn)行設(shè)計(jì)描述 這部分包括設(shè)計(jì)規(guī)劃和程序的編寫(xiě)。 （ 5） VHDL 區(qū)別于其他的 HDL，已形成標(biāo)準(zhǔn)，其代碼在不同的系統(tǒng)中可交換建模。 （ 3） VHDL 支持各種設(shè)計(jì)方法，自頂向下、自底向上或者混合的都可以。 VHDL 的特點(diǎn) （ 1）用 VHDL 代碼而不是用原理圖進(jìn)行設(shè)計(jì)，意味著整個(gè)電路板的模型及性能可用計(jì)算機(jī)模擬進(jìn)行驗(yàn)證?，F(xiàn)在， VHDL 和 Verilog 作為 IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。此后 VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件 6 描述語(yǔ)言。 1987 年底， VHDL 被IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。利用 QuartusⅡ進(jìn)行具體設(shè)計(jì)編程、處理、檢查以及器件編程 三、設(shè)計(jì)環(huán)境 硬件設(shè)計(jì)環(huán)境 本設(shè)計(jì)使用 VHDL 硬件開(kāi)發(fā)板，可編程邏輯器件 EP2C5Q208C8N 系列。 字系統(tǒng)采用自頂向下、由粗到細(xì)，逐步分解的設(shè)計(jì)方法，最頂層電路是指系統(tǒng)的整體要求，最下層是具體的邏輯電路實(shí)現(xiàn)。 動(dòng)態(tài)掃描模塊中為動(dòng)態(tài)掃描控制模塊的脈沖輸入 ， 由外部脈沖發(fā)生電路提供 ， 頻率約為1kHz， sel0、 sel sel2 接外部 38譯碼器 74LS138 的輸入端 A、 B、 C， ss[6..0]、mm[6..0]、 hh[5..0]分別為秒模塊、分模塊、時(shí)模塊計(jì)數(shù)段碼輸出控制信號(hào)。分計(jì)數(shù)到 60 時(shí)的進(jìn)位輸出信號(hào)和時(shí)調(diào)整輸入信 號(hào) ， 經(jīng)或關(guān)系后接時(shí)脈沖輸入端 clk。分鐘進(jìn)位 ， 每 60 分產(chǎn)生一個(gè)高電平的信號(hào) ， 作為時(shí)模塊的時(shí)鐘輸入 ， 秒計(jì)數(shù)到 60時(shí)的進(jìn)位輸出信號(hào) hh 和分鐘調(diào)整輸入信號(hào) mm， 經(jīng)或關(guān)系后接分的脈沖輸入端 clk， clk1 為時(shí)調(diào)整脈沖 ， 接1Hz 脈沖 ， hh 時(shí)鐘設(shè)置 ， 低電平是不影響分模塊工作 ， 當(dāng)它為高電平時(shí) ， mm信號(hào)會(huì)隨之產(chǎn)生一個(gè)和 clk 頻率相同的信號(hào) ， 達(dá)到調(diào)整時(shí)的目的。 reset 為秒清零 ， mm 為分鐘進(jìn)位 ， 每 60 秒產(chǎn)生一個(gè)高電平的信號(hào) ， 作為分模塊的時(shí)鐘輸入 ， clk 為秒模塊的時(shí)鐘輸入 ， 接 1Hz 脈沖信號(hào) ， mm 為分鐘設(shè)置 ， 低電平是不影響秒模塊工作 ， 當(dāng)它為高電平時(shí) ， mm 信號(hào)會(huì)隨之產(chǎn)生一個(gè)和 clk 頻率相同的信號(hào) ， 達(dá)到調(diào)整分鐘 的目的。 即時(shí)模塊、分模塊、秒模塊、動(dòng)態(tài)掃描控制模塊、段碼譯碼模塊和整點(diǎn)報(bào)時(shí)模塊。 優(yōu)點(diǎn)：設(shè)計(jì)簡(jiǎn)單方便，層次清晰，工程的建立方便，無(wú)需單獨(dú)設(shè)計(jì)各個(gè)組件模塊產(chǎn)生原理圖文件后再進(jìn)行電路連接設(shè)計(jì)。當(dāng)鬧鐘計(jì)數(shù)至我們預(yù)先設(shè)定的時(shí)間時(shí)，鬧鐘的鈴聲響起，以提示人們時(shí)間到了。 4）蜂鳴器在整點(diǎn) 時(shí)有報(bào)時(shí)信號(hào)產(chǎn)生，蜂鳴器報(bào)警。 3）清零功能： reset 為復(fù)位鍵，低電平時(shí)實(shí)現(xiàn)清零功能，高電平時(shí)正常計(jì)數(shù)。 2）時(shí)間設(shè)置：手動(dòng)調(diào)節(jié)分鐘、小時(shí)，可以對(duì)所設(shè)計(jì)的時(shí)鐘任意調(diào)時(shí)間，這樣使數(shù)字鐘真正具有使用功能。 可編程邏輯器件及外圍電子元器件，設(shè)計(jì)一個(gè)數(shù)字電子鐘，利用 EDA 軟件（ QUARTUS Ⅱ）進(jìn)行編譯及仿真，設(shè)計(jì)輸入可采用 VHDL 硬件描述語(yǔ)言輸入法）和原理圖輸入法，并下載到 EDA 實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)，連接外圍電路，完成實(shí)際測(cè)試。 3）具有調(diào)節(jié)小時(shí)、分鐘，秒及清零的功能。 一、設(shè)計(jì)分析 設(shè)計(jì)要求 1）具有時(shí)、分、秒計(jì)數(shù)顯示功能，以 24小時(shí)循環(huán)計(jì)時(shí)。 本設(shè)計(jì)主要研究基于 FPGA 的數(shù)字鐘 ， 要求時(shí)間以 24 小時(shí)為一個(gè)周期 ,顯示時(shí)、分、秒。 并且它還具有開(kāi)放的界面 ， 豐富的設(shè)計(jì)庫(kù) ， 模塊化的工具以及 LPM 定制等優(yōu)良性能 ， 應(yīng)用非常方便。 本設(shè)計(jì)利用 VHDL 硬件描述語(yǔ)言結(jié)合可編程邏輯器件進(jìn)行的 ， 并通過(guò)數(shù)碼管動(dòng)態(tài)顯示計(jì)時(shí)結(jié)果。 EDA 技術(shù) ，技術(shù)以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體 ， 以硬件描述語(yǔ)言為系統(tǒng)邏輯描述主要表達(dá)方式 ， 以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具 ， 通過(guò)有關(guān)的開(kāi)發(fā)軟件 ， 自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯 ， 邏輯化簡(jiǎn) ， 邏輯分割 ， 邏輯映射 ， 編程下載等工作。 EDA 技術(shù)正是為了適應(yīng)現(xiàn)代電子