【正文】 入片內(nèi) RAM，完成配置后，進(jìn)入工作狀態(tài)；掉電后FPGA 恢復(fù)白片，內(nèi)部邏輯消失。查找表(LookUpTable)簡(jiǎn)稱為 LUT，LUT 本質(zhì)上就是一個(gè) RAM。route）和配置（Configuration）這五個(gè)主要步驟。原理圖設(shè)計(jì)輸入法在早期應(yīng)用得比較廣泛，它根據(jù)設(shè)計(jì)要求，選用器件，繪制原理圖，完成輸入過程。綜合工具有 Xilinx ISE 集成的XST（ Xilinx Synthesis Technology） ，還有比較流行且高效的 Mentor Graphics公司的 Synplify。功能仿真是驗(yàn)證電路功能是否符合設(shè)計(jì)要求，也叫做前仿真，此時(shí)的仿真沒有延時(shí)消息，對(duì)于初步的功能檢測(cè)非常方便。由于不同器件的內(nèi)部延時(shí)不一樣，不同的布局布線方案也給延時(shí)造成不同的影響，因此在處理設(shè)計(jì)后，對(duì)系統(tǒng)和個(gè)模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)設(shè)計(jì)的性能，以及檢查和消除競(jìng)爭(zhēng)冒險(xiǎn)等式非常必要的。此時(shí)應(yīng)該使用FPGA 廠商提供的工具軟件，根據(jù)所選芯片的型號(hào)，將綜合輸出的邏輯網(wǎng)表適配到具體的 FPGA 器件上，這個(gè)過程就叫做實(shí)現(xiàn)過程。五、下載下載功能包括了 BitGen，用于將布局布線后的設(shè)計(jì)文件轉(zhuǎn)化為位流文件，還包括 IMPACT，其功能是進(jìn)行設(shè)備配置和通信，控制將程序燒寫到 FPGA芯片中去。要對(duì)所需實(shí)現(xiàn)的硬件電路的結(jié)構(gòu)和相互連接有清晰的理解和構(gòu)想，然后再用適當(dāng)?shù)?HDL 語言表達(dá)出來。關(guān)于面積和速度的折衷，應(yīng)在滿足設(shè)計(jì)時(shí)序和工作頻率要求的前提下，占用最小的芯片面積；或者在所規(guī)定的面積下，使得設(shè)計(jì)的時(shí)序余量最大，能夠在更高的頻率上穩(wěn)定運(yùn)行。這些系統(tǒng)上的考慮不僅關(guān)系到是否能夠最大程度地發(fā)揮項(xiàng)目成員的協(xié)同設(shè)計(jì)能力，而且直接決定著設(shè)計(jì)的綜合、實(shí)現(xiàn)效果和相關(guān)的操作時(shí)間。從資源使用方面考慮，推薦使用同步設(shè)計(jì)。目前商用的 FPGA 都是面向同步的電路設(shè)計(jì)而優(yōu)化的，同步時(shí)序電路可以很好地避免毛刺，提倡在設(shè)計(jì)中全部使用同步邏輯電路。這 3 種可編程電路是：可編程邏輯模塊（CLBConfigurable Logic Block） 、輸入 /輸出模塊（IOBI/O Block）和互連資源（IR—Interconnect Resource） 。G 有 4 個(gè)輸入變量 GGG3 和 G4；F 也有 4 個(gè)輸入變量 FFF3 和 F4。這 3 個(gè)函數(shù)發(fā)生器結(jié)合起來，可實(shí)現(xiàn)多達(dá) 9 變量的邏輯函數(shù)。F 和 G 的輸入等效于 ROM 的地址碼，通過查找 ROM 中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。每個(gè) IOB 控制一個(gè)引腳，它們可被配置為輸入、輸出或雙向 I/O 功能。當(dāng) IOB 控制的引腳被定義為輸出時(shí)，CLB 陣列的輸出信號(hào) OUT 也可以有兩條傳輸途徑：一條是直接經(jīng) MUX 送至輸出緩沖器，另一條是先存入輸出通路 D 觸發(fā)器，再送至輸出緩沖器。 14 二、 FPGA 常見技術(shù)數(shù)字時(shí)鐘管理 DCM數(shù)字時(shí)鐘管理（DCM，Digitial Clock Manage）是基于 Xilinx 的其他系列器件所采用的數(shù)字延遲鎖相環(huán)（DLL）模塊。不同的芯片模塊的 DCM 輸入頻率范圍是不同的。Comma 對(duì)齊的原理是：接收器在輸入數(shù)據(jù)流中掃描搜尋特定的比特序列，如果找到序列，解串器調(diào)整字符邊界以匹配檢測(cè)到的 Comma 字符序列，掃描是連續(xù)進(jìn)行的。由于每個(gè)通道在收發(fā)互連、時(shí)鐘再生和數(shù)據(jù)接收延遲上各不相同，會(huì)使接收到的數(shù)據(jù)產(chǎn)生“錯(cuò)位” 的情況，因此要在發(fā)送端數(shù)據(jù)流中加入一個(gè)特殊的序列——通道綁定序列。預(yù)加重技術(shù)在印制的電路板上，線路是呈現(xiàn)低通濾波器的頻率特性的，為解決高頻部分的損失，就要采取預(yù)加重技術(shù)。最重要的是 FPGA 的基本結(jié)構(gòu)和常 16 見技術(shù)，了解這些對(duì)掌握 FPGA 具有主要的意義?！本褪且粋€(gè)與門的形式描述， “C=Aamp。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。Verilog HDL 語言不僅定義了語法，而且對(duì)每個(gè)語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。但是，Verilog HDL 語言的核心子集非常易于學(xué)習(xí)和使用，這對(duì)大多數(shù)建模應(yīng)用來說已經(jīng)足夠。用戶定義的原語既可以是組合邏輯原語，也可以是時(shí)序邏輯原語。? 可采用三種不同方式或混合方式對(duì)設(shè)計(jì)建模。? 能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。? Verilog HDL 語言的描述能力能夠通過使用編程語言接口（PLI）機(jī)制進(jìn)一步擴(kuò)展。? 同一語言可用于生成模擬激勵(lì)和指定測(cè)試的驗(yàn)證約束條件，例如輸入值的指定。? 能夠使用門和模塊實(shí)例化語句在結(jié)構(gòu)級(jí)進(jìn)行結(jié)構(gòu)描述。? 對(duì)高級(jí)編程語言結(jié)構(gòu)，例如條件語句、情況語句和循環(huán)語句，語言中都可以使用。三、自頂向下的設(shè)計(jì)方法隨著技術(shù)的發(fā)展，一個(gè)芯片上往往集成了幾十萬到幾百萬個(gè)器件，傳統(tǒng)的自底向上（Topdown ）的設(shè)計(jì)方法已不太現(xiàn)實(shí)。因此，一個(gè)模塊可在另一個(gè)模塊中調(diào)用。I/O 說明定義了管腳信號(hào)的流向、信號(hào)的位寬（總線或單根信號(hào)線） ；功能描述用來產(chǎn)生各種邏輯（主要是組合邏輯和時(shí)序邏輯） ，還可以來實(shí)例化一個(gè)器件。視頻 AD 及 DA 的復(fù)位由 FPGA 的 IO 控制。一種視頻輸出接口 VGA，標(biāo)號(hào)為 J4。HL3 FPGA 復(fù)位指示燈：系統(tǒng)上電正常工作時(shí)，為點(diǎn)亮狀態(tài)，按下復(fù)位開關(guān) S6 后，熄滅，松開 S6 后，重新點(diǎn)亮。具體說明如表 ：表 程序下載說明狀態(tài) 說明空置 程序通過 JTAG 口下載2 短路 FPGA 的程序可由系統(tǒng)復(fù)位開關(guān) S6 控制重新由板上串行 FLASH 下載至 FPGA3 短路 燒寫板上串行 FLASH，即用戶程序固化在 FLASH 當(dāng)中。用戶可根據(jù)需要，在 FPGA 內(nèi)部做網(wǎng)絡(luò)接口協(xié)議，實(shí)現(xiàn)本系統(tǒng)與外部設(shè)備的網(wǎng)絡(luò)互連。Xilinx的開發(fā)工具也在不斷地升級(jí)，由早期的 Foundation 系列逐步發(fā)展到目前的ISE 系列，集成了 FPGA 開發(fā)需要的所有功能，其主要特點(diǎn)有：包含了 Xilinx 新型 SmartCompile 技術(shù)，可以將實(shí)現(xiàn)時(shí)間縮減 倍，能在最短的時(shí)間內(nèi)提供最高的性能，提供了一個(gè)功能強(qiáng)大的設(shè)計(jì)收斂環(huán)境； 全面支持 Virtex5 系列器件（業(yè)界首款 65nm FPGA） ； 集成式的時(shí)序收斂環(huán)境有助于快速、輕松地識(shí)別 FPGA 設(shè)計(jì)的瓶頸； Foundation Series ISE 具有界面友好、操作簡(jiǎn)單的特點(diǎn)，再加上Xilinx 的 FPGA 芯片占有很大的市場(chǎng)，使其成為非常通用的 FPGA 工具軟件。用戶可根據(jù)需要，在 FPGA 內(nèi)部做異步串行協(xié)議，實(shí)現(xiàn)本系統(tǒng)與外部設(shè)備的異步串口互連。八、用戶自定義按鍵S1~S4 為用戶自定義按鍵，可通過此按鍵，給出 FPGA 內(nèi)部邏輯相應(yīng)的脈沖信號(hào)，用戶可根據(jù)實(shí)際編程的需要，來定義此按鍵的功能。本板卡的上電自動(dòng)配置采用 MASTER SPI 模式，通過接口 P3，可實(shí)現(xiàn)對(duì)板上串行 FLASH 的燒寫。七、FPGA 配置FPGA 的上電配置模式很多，可通過板上拔碼開關(guān) S4 進(jìn)行設(shè)置，拔碼開關(guān) 2~0 位分別對(duì)應(yīng) MODE2~MODE0，在 OFF 狀態(tài)時(shí)為高電平‘1’，ON 狀態(tài)下為低電平‘0’ ，具體配置如表 ：表 FPGA 配置MODE（2四、擴(kuò)展接口板上只提供一個(gè)外擴(kuò)接口，P1，各管腳定義如表 ：表 管腳定義表管腳 1 2 3 4 5 6 7 8信號(hào)定義GND GPIO0 GPIO1 GND GPIO2 GPIO3 GND GPIO4管腳 9 10 11 12 13 14 15 16信號(hào)定義GPIO5 GND GPIO6 GPIO7 GND GPIO8 GPIO9 GND管腳 17 18 19 20 21 22 23 24信號(hào)定義GPIO10 GPIO11 GND GPIO12 GPIO13 GND GPIO14 GPIO15管腳 25 26 27 28 29 30 31 32信號(hào)定義GND GPIO16 GPIO17 GND GPIO18 GPIO19 GND GND管腳 33 34 35 36 37 38 39 40信號(hào)定義NC NC NC NC GND GND 五、I2C 地址板上有兩個(gè) I2C 設(shè)備，視頻 AD1(TVP5150)、視頻 AD2(TVP5150)與視頻DA(SAA7105H)，相對(duì)應(yīng)的 I2C 地址如表 ：表 IC 地址設(shè)備名稱 I2C 地址視頻 AD1(U5) 0xBA視頻 AD2(U8) 0xB8 23 六、指示燈板上提供各種系統(tǒng)狀態(tài)指示燈及用戶自定義指示燈，如表 ：表 指示燈標(biāo)號(hào)表指示燈標(biāo)號(hào) 說明HL1 CONFIG DONE 指示燈：平時(shí)為熄滅狀態(tài)，當(dāng) FPGA 程序下載完成后，點(diǎn)亮。 22 三、視頻輸入輸出接口兩路視頻輸入接口 J1(VIDEO IN 1)、J2(VIDEO IN 2)為黃色，位于板卡左側(cè)。板卡的電源供電由開關(guān) S5 控制，當(dāng)開關(guān)拔到指示燈 HL2 方向時(shí)，為打開電源，HL2 指示燈會(huì)點(diǎn)亮以表示 5V 電源供電正常。模塊的端口定義部分，即該模塊的端口聲明部分定義了該模塊的管腳名，是該模塊與其他模塊的外部接口，相當(dāng)于器件的 pin。自頂向下（Top 20 down）的設(shè)計(jì)方法可用如圖 所示的樹狀結(jié)構(gòu)表系統(tǒng)級(jí)的頂級(jí)模塊模塊 A 模 塊 B 模塊 C模塊 A 1 模塊 A 2 模塊 B 1模塊 B 2 模塊 C 2模塊 C 1圖 Topdown 設(shè)計(jì)思想四、模塊模塊（module）是 Verilog 的基本描述單位，用于描述某個(gè)設(shè)計(jì)的功能或結(jié)構(gòu)以及與其他模塊通信的外部端口。? 提供強(qiáng)有力的文件讀寫能力。開關(guān) 算法門開關(guān)R T L門圖 混合設(shè)計(jì)層次建模? Verilog HDL 還具有內(nèi)置邏輯函數(shù)，例如amp。這些值也能夠用于與期望值比較，在不匹配的情況下， 19 打印報(bào)告消息。? 設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開關(guān)級(jí)、門級(jí)、寄存器傳送級(jí)（ RT L）到算法級(jí)，包括進(jìn)程和隊(duì)列級(jí)。? Verilog HDL 不再是某些公司的專有語言而是 I E E E 標(biāo)準(zhǔn)。? Verilog HDL 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。Gateway Design Automation 公司后來被 Cadence Design Systems 公司收購。 18 二、主要能力下面列出的是 Verilog 硬件描述語言的主要能力：? 基本邏輯門，例如 and、 or 和 nand 等都內(nèi)置在語言中。語言從C 編程語言中繼承了多種操作符和結(jié)構(gòu)。所有這些都使用同一種建模語言。Verilog HDL 是一種硬件描述語言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。第一節(jié) Verilog HDL 介紹一、Verilog HDL 概述HDL(Hardware Description Language)是一種用形式化方法來描述數(shù)字電路和數(shù)字邏輯系統(tǒng)的硬件描述語言，有兩種類型：VHDL 和 Verilog HDL。第五節(jié) 本章小結(jié)本章主要講述了 FPGA 數(shù)字系統(tǒng)的開發(fā)原理，目前 FPGA 的使用越來越廣泛，使用了解 FPGA 是必須的。由 Elastic Buffer 向內(nèi)部邏輯電路輸出數(shù)據(jù)時(shí)，所有經(jīng)過綁定的通道都以綁定序列指定的 Elastic Buffer 中的偏移位置進(jìn)行對(duì)齊輸出。當(dāng)然，在任意的序列組合里 Comma 字符序列是唯一的。Serdes 的基本構(gòu)成模塊如圖 所示。DCM 的功能包括消除時(shí)鐘的延時(shí)、頻率的合成、時(shí)鐘相位的調(diào)整等系統(tǒng)方面的需求。 IR可編程互連資源 IR 可以將 FPGA 內(nèi)部的 CLB 和 CLB 之間、CLB 和 IOB之間連接起來，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。緩沖器的輸出分成兩路：一路可以直接送到 MUX，另一路經(jīng)延時(shí)幾納秒（或者不延時(shí)）送到輸入通路 D 觸發(fā)器，再送到數(shù)據(jù)選擇器。IOB 提供了器件引腳和內(nèi)部邏輯陣列之間的連接。這些數(shù)據(jù)選擇器的地址控制信號(hào)均由編程信息提供，從而實(shí)現(xiàn)所需的電路結(jié)構(gòu)。邏輯函數(shù)發(fā)生器 H 有 3 個(gè)輸入信號(hào)；前兩個(gè)是函數(shù)發(fā)生器的輸出 G’和 F’，而另一個(gè)輸入信號(hào)是來自信號(hào)變換電路的輸出H1。圖 CLB 基本結(jié)構(gòu)框圖CLB 是 FPGA 的主要組成部分圖 22 是 CLB 基本結(jié)構(gòu)框圖，它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。第四節(jié) FPGA 基本結(jié)構(gòu)及常見技術(shù) 12 一、FPGA 基本結(jié)構(gòu)FPGA 具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實(shí)現(xiàn)不同的設(shè)計(jì)。從延遲設(shè)計(jì)方面考慮，異步電路的延時(shí)靠門延時(shí)來實(shí)現(xiàn)，比較難預(yù)測(cè)；同步電路使用計(jì)數(shù)器或觸發(fā)器實(shí)現(xiàn)延時(shí)。四、同步原則在設(shè)計(jì)電路時(shí)，可以有異步電路和同步電路兩種實(shí)現(xiàn)方法。在具體設(shè)計(jì)中，應(yīng)根據(jù)具體性能指標(biāo)要求，在保證系統(tǒng)功能和性能的同時(shí)，降低資源消耗從而降低功耗和成本。二、面積和速度的平衡與互換原則面積和速度是 ASIC 芯片設(shè)計(jì)中一對(duì)相互制約、影響成本和性能的指標(biāo)，貫穿 FPGA 設(shè)計(jì)的始終。表 使用 ISE 進(jìn)行 FPGA 設(shè)計(jì)的設(shè)計(jì)工具描述設(shè)計(jì)輸入 綜合 仿真 實(shí)現(xiàn) 下載HDL 文本編輯器ECS 原理圖編輯器StateCAD 狀態(tài)機(jī)編輯器Core GeneratorXSTFPGA Express(Synplify LeonardoSpectrum)HDL Bencher(Model