【正文】 .....................................................30三、顯示模塊設計與實現(xiàn) ........................................................................................................31第五節(jié) 本章小結 .........................................................................................................................32第五章 系統(tǒng)實現(xiàn)與驗證 ................................................................................................................33第一節(jié) 仿真與驗證 .....................................................................................................................33第二節(jié) 下載與配置 .....................................................................................................................33第三節(jié) 系統(tǒng)測試結果 .................................................................................................................35 VIII 結 論 ................................................................................................................................................36致 謝 ................................................................................................................................................37參考文獻 ............................................................................................................................................38附 錄 ................................................................................................................................................39一、英文原文 ................................................................................................................................39二、英文翻譯 ................................................................................................................................46三、源程序 ....................................................................................................................................50 1 前 言現(xiàn)代社會的標志之一就是信息產品的廣泛使用，而且是產品的性能越來越強，復雜程度越來越高，更新步伐越來越快。ASIC 是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器。根據鍵盤的結構不同，采用不同的編碼方法。因此，研究數字鐘及擴大其應用，有著非?，F(xiàn)實的意義。 現(xiàn)在是一個知識爆炸的新時代。因此我們需要一個定時系統(tǒng)來提醒這些忙碌的人。FPGA 在多功能數字鐘中的應用已是非常普遍的，人們對數字鐘的功能及工作順序都非常熟悉。輸出設備顯示器可以用液晶顯示技術和數碼管顯示技術。美國 Xilinx 公司的可編程邏輯器件采用全新的結構和先進的技術，加上ISE 開發(fā)環(huán)境，更具有高性能，開發(fā)周期短等特點，十分方便進行電子產品的開發(fā)和設計。數字鐘可以由各種技術實現(xiàn)，用可編程邏輯器件具有其他方式沒有的特點，它具有易學，方便，新穎，有趣，直觀，設計與實驗項目成功率高，理論與實踐結合緊密，體積小，容量大，I/O 口豐富，易編程和加密等特點，并且它還具有開放的界面，豐富的設計庫，模塊化的工具以及 LPM 定制等優(yōu)良性能，應用非常方便。可以毫不夸張的說，電子技術的應用無處不在，電子技術正在不斷地改變我們的生活，改變著我們的世界。 4 近些年，隨著科技的發(fā)展和社會的進步，人們對數字鐘的要求也越來越高，傳統(tǒng)的時鐘已不能滿足人們的需求。二、數字時鐘的功能要求時鐘功能：完成分/時的正確計數并顯示，秒由于數碼管數目的限制，采取發(fā)光二極管做提示；鬧鐘定時：實現(xiàn)定時提醒及定時報時，利用蜂鳴器發(fā)出報時聲音；時鐘校時：當認為時鐘不準確時，可以分別對分/時鐘進行調整；秒表功能：利用 4 個數碼管完成秒表顯示：其精度達 100ms，可以暫停，并可隨時記時、暫停后記錄數據，最大計時為 。 第一節(jié) FPGA 技術及其工作原理一、 FPGA 概述FPGA 是現(xiàn)場可編程門陣列（Field Programmable Gate Array）的簡稱，與之相應的 CPLD 是復雜可編程邏輯器件（ Complex Programmable Logic Device）的簡稱，兩者的功能基本相同，只是實現(xiàn)原理略有不同，所以有時可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或 CPLD/FPGA。使用 CPLA/FPGA 開發(fā)數字電路，可以大大縮短設計時間，減少 PCB 面積，提高系統(tǒng)的可靠性。由數字電路的基本知識可以知道，對于一個 n 輸入的邏輯運算，不管是與或非運算還是異或運算等，最多只可能存在 7 2n 種結果。目前FPGA 中多使用 4 輸入的 LUT，所以每一個 LUT 可以看成是一個 4 位地址線的 RAM。集成綜合環(huán)境（ISE）的功能涵蓋了FPGA 開發(fā)的全過程，從功能上講，其工作流程無雪借助如何第三方 EDA 軟件。這種方法的優(yōu)點是直觀、便于理解、元件庫資料豐富。Synplify 綜合工具綜合出的結果占用面積小，工作頻率高，綜合速度快。仿真前，要先利用波形編輯器和硬件描述語言等建立波形文件和測試向量（即將所關心的輸入信號組合成序列） ，仿真結果將會生成報告文件和輸出信號波形，從中便可觀察到各個節(jié)點的信號變化。在時序仿真中，應該將布局布線的延時文件反標到設計中，使仿真既包含延時消息，又包含延時信息。Xilinx 的實現(xiàn)過程分為：翻譯（Translate ） 、映射（Map）和布局布線（Placeamp。使用 ISE 進行 FPGA 設計的各個過程可能涉及到的設計工具如表 所示。實際上綜合軟件對所寫的代碼在進行推論的時候，得到的硬件結果會因編碼方式的不會而不同，直接影響硬件的實現(xiàn)。通常，在資源足夠的情況下，更多是選擇速度的最優(yōu)，這也是 FPGA 的特點。模塊化設計是系統(tǒng)原則的一個很好體現(xiàn)，它是自頂向下、模塊劃分、分工協(xié)作設計思路的集中體現(xiàn)，是大型復雜系統(tǒng)的推薦設計方法。雖然在 ASIC 設計中同步電路比異步電路占用的面積大，但是在 FPGA 中，是以邏輯單元衡量電路面積的，所以同步設計并不比異步設計浪費資源。不同的時鐘域的接口需要進行同步?？删幊踢壿嬆K CLB 是實現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個陣列，散布于整個芯片；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長度的連接線段和一些可編程連接開關，它們將各個 CLB 之間或 CLB、 IOB 之間以及 IOB 之間連接起來，構成特定功能的電路。這兩個函數發(fā)生器是完全獨立的，均可以實現(xiàn) 4CLBCLBCLBCLBCLB CLB BCLBCLBCLBCLBCLBCLBCLBCLB CLB BCLBCLBCLB 13 輸入變量的任意組合邏輯函數。CLB 中有許多不同規(guī)格的數據選擇器（四選一、二選一等） ，通過對CLB 內部數據選擇器的編程，邏輯函數發(fā)生器 G、F 和 H 的輸出可以連接到CLB 輸出端 X 或 Y，并用來選擇觸發(fā)器的激勵輸入信號、時鐘有效邊沿、時鐘使能信號以及輸出信號。另一方面，邏輯函數發(fā)生器 F 和 G 還可以作為器件內高速 RAM 或小的可讀寫存儲器使用，它由信號變換電路控制。當 IOB 控制的引腳被定義為輸入時，通過該引腳的輸入信號先送入輸入緩沖器。IOB 輸出端配有兩只 MOS 管，它們的柵極均可編程，使 MOS 管導通或截止，分別經上拉電阻接通 Vcc、地線或者不接通，用以改善輸出波形和負載能力。在時鐘的管理與控制方面，DCM 與 DLL 相比，功能更強大，使用更靈活。串化與解串技術串化與解串即 Serdes，它能將低速的并行信號轉換成高速的串行數據，也可以將高速的串行數據轉換成低速的并行數據。一旦對齊確定，所有后續(xù)的 Comma 字符均會發(fā)現(xiàn)對齊已經確定。每個綁定通道都設定“P”字符為通道綁定序列，在接收端指定一個通道為主通道，其余通道都依據主通道的 CHBONDO 有效指示進入綁定狀態(tài)，進而鎖定本通道在 Elastic Buffer 中接收到通道綁定的位置。預加重技術的思想是：在傳輸信號時，抬高信號的高頻信號，以補償線路上高頻分量的損失。 17 第三章 FPGA 開發(fā)平臺本設計是基于 FPGA 的數字時鐘設計，并且是用 Verilog HDL 語言的，所以軟件是采用 Xilinx 公司的 版本，硬件是采用 Xilinx 公司的Aquila 硬件板卡，功能非常強大。B”就是一個 2 輸入與門的描述，而 “and”就是一個與門器件。Verilog HDL 語言具有下述描述能力：設計的行為特性、設計的數據流特性、設計的結構組成以及包含響應監(jiān)控和設計驗證方面的時延和波形產生機制。因此，用這種語言編寫的模型能夠使用 Verilog 仿真器進行驗證。當然,完整的硬件描述語言足以對從最復雜的芯片到完整的電子系統(tǒng)進行描述。? 開關級基本結構模型，例如 pmos 和 nmos 等也被內置在語言中。這些方式包括：行為描述方式—使用過程化結構建模；數據流方式—使用連續(xù)賦值語句方式建模；結構化方式—使用門和模塊實例語句描述建模。? 設計的規(guī)模可以是任意的；語言不對設計的規(guī)模（大?。┦┘尤魏蜗拗啤LI 是允許外部函數訪問 Verilog 模塊內信息、允許設計者與模擬器交互的例程集合。? Verilog HDL 能夠監(jiān)控模擬驗證的執(zhí)行，即模擬驗證執(zhí)行過程中設計的值能夠被監(jiān)控和顯示。? 圖 顯示了 Verilog HDL 的混合方式建模能力，即在一個設計中每個模塊均可以在不同設計層次上建模。? 可以顯式地對并發(fā)和定時進行建模。因此，一個設計往往從系統(tǒng)級設計開始，把系統(tǒng)劃分成幾個大的基本功能模塊，每個功能模塊再按一定的規(guī)則分成下一個層次的基本單元，如此一直劃分下去。一個設計是由一個個模塊組成的，模塊以 module 開始，以 endmodule 結束的，模塊包括模塊的端口定義部分和邏輯功能描述部分。 21 第二節(jié) Aquila 板卡使用說明及主要模塊介紹下圖為 Aquila 硬件板卡的平面圖，板上各輸入輸出資源如圖 所示：圖 Aquila 硬件板卡一、電源輸入5V 電源輸入 J5，可用普通 ADDC 適配器，~2A 即可。但在當前版本中，由于相關復位芯片沒有焊接，所以此復位開關不起任何作用?？膳c計算機顯示器及普通監(jiān)視器(如電視機)相連，輸出視頻信號。D1~D16 用戶自定義指示燈：由 FPGA 的 IO 控制，IO 置為‘1’(高電平)后，指示燈熄滅；IO 置為 “0”后，指示燈點亮。0） 配置模式000 Master Serial001 Master SPI010 BPI Up011/100 Reserved101 JTAG110 Slave Parallel111 Slave Serial各種配置模式的詳細說明請參考 XILINX 相關手冊。燒寫完必后須將短路線去掉，以保證 FPGA 重新上電后程序能夠從串行 FLASH 下載到 FPGA 當中。十、RS232 接口J6 為 RS232 標準母型串行接口。ISE 作為高效的 EDA 設計工具集合，與第三方軟件揚長補短，使軟件功能越來越強大，為用戶提供了更加豐富的