【正文】 ........................................ 26 目錄 總結(jié) ................................................................................................................. 27 第六章 總結(jié)和展望 ........................................................................................................ 28 參考文獻(xiàn) ........................................................................................................................ 29 致謝 ..................................................................................................... 錯誤 !未定義書簽?？紤]到我國電子信息市場的特殊性，即巨大的移動通信和數(shù)字家 電市場的核心芯片主要依賴進(jìn)口的狀況。隨著百萬門級的 FPGA芯片、功能復(fù)雜的 IP核、可重構(gòu)的嵌入式處理器核以及各種強大 EDA的開發(fā)工具的迅速發(fā)展，使得設(shè)計者在 EDA工具的幫助下完成整個系統(tǒng)從行為算法級到物理結(jié)構(gòu)級的全部設(shè)計，并最終將一個電子系統(tǒng)集成到一片 FPGA中，即SOPC。通常，微處理器按照處理能力可以劃分為 4位、 8位、 16位、 32位和 64位微處理器，它的處理能力是逐步提高的 。 課題研究方法及技術(shù)背景 研究方法 本課題使用硬件描述語言 VHDL采用自頂向下的設(shè)計方法設(shè)計一個滿足要求山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 2 的 8位 CPU內(nèi)核及外部接口，使 用 EDA軟件 QUARTUSII軟件完 成編碼、仿真驗證。 （ 1） 具有強大的描述能力 VHDL既可以描述系統(tǒng)級電路，也可以描述門電路；既可以采用行為描述、寄存器描述或者結(jié)構(gòu)描述，可以方便地建立電子系統(tǒng)模型。 VHDL的可移植性源于它是一種標(biāo)準(zhǔn)化得硬件語言，因此同一個設(shè)計描述可以被不同的工具所支持。它的設(shè)計目的是要用最少的機器語言指令來完成所需的計算任務(wù)。 CISC 體系結(jié)構(gòu)幾乎沒有考慮流水線的因素，使得指令執(zhí)行起來耗時而且尋址復(fù)雜。這樣字段固定，使操作碼得譯碼與操作數(shù)的存取可以同 時執(zhí)行，使得控制單元的設(shè)計簡單化； （ 4） ALU 指令和訪存指令分開，并且訪存種類很少。各章節(jié)內(nèi)容安排如下 : 第一章 緒論。詳細(xì)介紹了通路模塊中的程序計數(shù)器、指令寄存器、程序存儲器等的具體設(shè)計和功能實現(xiàn)。驗證 CPU 的部分功能。 （ 1） 將數(shù)據(jù)和程序（即指令序列）輸入到計算機的存儲器中； （ 2） 從第一條指令的地址開始執(zhí)行該程序，得到所需的結(jié)果，結(jié)束運行。 將 CPU 的功能進(jìn)一步細(xì)化，可以概括如下。指令格式、尋址方式和指令系統(tǒng)是指令系統(tǒng)結(jié)構(gòu)的重要方面。結(jié)構(gòu)如圖 23 所示。 基于以上兩種體系結(jié)構(gòu)特點的比較，本文設(shè)計的微處理器器采用了哈佛結(jié)構(gòu)的體系結(jié)構(gòu)。 指令系統(tǒng) 本文設(shè)計的微控制器采用兩級流水 線 、指令長固定、指令密度適中、控制單元簡單的類似 RISC指令集，本文自定義指令集，該指令集僅有 20條指令，尋址方式簡單。操作數(shù)分別在目的寄存器和源操作寄存器中。對兩個寄存器的指令， d 選擇目的寄存器， :r 選擇源寄存器， 4 位可以尋址 16 個寄存器，這種指令格式包括 ADD， SUB， AND， OR。這種指令格式包括 MOV， SD。在取指階段，指令機器碼被取到指令寄存器，控制單元通過譯碼知道這是個什么樣的指令，需要執(zhí)行什 么樣的操作，需要什么操作數(shù)；在執(zhí)行階段當(dāng)前指令以及 取指完畢， 上一條 指令被執(zhí)行。 RISC架構(gòu)的處理器，每條指令有固定的長度，指令格式只有簡單的幾種，指令功能不交叉，尋址方式也簡單，所以更加有利于實現(xiàn)流水結(jié)構(gòu)。 程序計數(shù)器與流水線 程序計數(shù)器（ PC）是程序中尋址取得指令的特殊單元。由于指令通常是順序執(zhí)行的，所以修改的過程通常只是簡單的 PC加 1。 CPU 的外部引腳規(guī)劃 從 CPU 外部看整個輸入輸出如圖 25 圖 25 CPU 外部引腳信號 該 CPU 有 5 個輸入引腳， 1 個結(jié)果輸出端口以及一個運算溢出信號。 山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 10 CPU 的整體框圖 系統(tǒng)的頂層結(jié)構(gòu)模塊圖如圖 26 圖 26 系統(tǒng)的頂層結(jié)構(gòu)模塊圖 該模塊包含了系統(tǒng)的主要模塊及它們之間的連接關(guān)系。 在設(shè)計微處理器的功能模塊之前，需要決定如何邏輯實現(xiàn)和處理器鎖存數(shù)據(jù)。 微處理器的時鐘采用邊沿觸發(fā)的方式，整個系統(tǒng)采用單時鐘電路，即提供一個系統(tǒng)時鐘，每當(dāng)時鐘邊沿到來的時候，向狀態(tài)單元寫入數(shù)據(jù)。取指單元的第一個模 塊是程序計數(shù)器 (PC)， PC 中是下條要執(zhí)行的指令的地址，它是指向程序存儲器單元 (PROM)來尋址指令的。 CPU 結(jié)構(gòu)的層次劃分 正確合理的劃分系統(tǒng)是所有數(shù)字系統(tǒng)設(shè)計成功的關(guān)鍵。數(shù)據(jù)通路和控制通路這兩大部分又可以細(xì)化為更小的模塊，ALU 模塊（算術(shù)邏輯單元）、 PC_RAM 模塊（程序存儲器）和 IR（指令寄存器）、TRAM（寄存器堆）屬于數(shù)據(jù)通路部分 ， ALU 內(nèi)部又包含更小的模塊（加、減、與、或、移位模塊）；控制模塊屬于控制通路部分， 其中控制模塊又由 FSM（狀態(tài)機）和 CONTROL（ 控制器）構(gòu)成。在這一章中將細(xì)分?jǐn)?shù)據(jù)通路模塊，數(shù)據(jù)通路是 CPU 中 的執(zhí)行部件，數(shù)據(jù)傳輸、存儲、處理都是在數(shù)據(jù)通路中完成的。另一種方案是在微處理器內(nèi)部創(chuàng)建一條總線，并且在各個部件之間使用總線傳數(shù)據(jù)。正是有了 PC 的移動和變化， CPU 才能按一定的順序或預(yù)想的情況進(jìn)行指令的執(zhí)行。其中輸出的 PC 是 8BitS 寬的，因此 PC 模塊可以尋 址獨立的 256 個單元。 山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 13 程序存儲器 PC_RAM 程序存儲器是存儲微處理器程序，即能執(zhí)行特定功能的一組指令組合。第一個數(shù)組元素下標(biāo)表示存貯器的 0 號地址，第二個數(shù)組元素下標(biāo)表示 1 號地址 ,以此類推至第 256個數(shù)組元素的下標(biāo) ,即 11111111 號存貯器地址。 圖 33 程序存儲器外部接口信號 程序存儲器模塊的外部接口信號如圖 33 所示，其中讀狀態(tài)地址 來自 PC 模塊，輸出指令直接送往指令寄存器模塊，寫狀態(tài)地址來自 CPU 輸入地址，寫入指令存儲到對應(yīng)地址單元中。同樣道理可知，送入控制單元并進(jìn)行指令譯碼也是下一條指令。當(dāng) en有效時指令寄存器才能更新來自程序存儲器的指令。 圖 35 時鐘發(fā)生器的外部接口 山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 15 寄存器堆 TRAM 寄存器堆與程序存儲器設(shè)計相同，都是直接使用一個數(shù)組存放二進(jìn)制數(shù)據(jù)，通過 VHDL 編寫一個一定長度的數(shù)組實現(xiàn)，同樣可以通過集成器數(shù)組元素和輸入地址間的相互賦值實現(xiàn)“讀存儲器”，“寫存儲器”。 圖 36 寄存器堆 TRAM外部接口 如圖 12所示， fclkr時鐘信號是來自時鐘發(fā)生器，控制寄存器是否能進(jìn)行讀寫操作。 //將指定寄存器的值輸出 elsif (fromram_ctrl = 01) then ram (conv_integer(fromrd))=value2。取操作數(shù)單元負(fù)責(zé)對ALU 的兩個操作數(shù) A 和 B 的取值， 執(zhí)行運算單元負(fù)責(zé)將取到的操作數(shù)進(jìn)行相應(yīng)的操作。在執(zhí)行運算單元中，根據(jù)指令的類型對兩個或一個 8 位輸入數(shù)據(jù)進(jìn)行運算。指令 ADD 分為不帶進(jìn)位和帶進(jìn)位加法操作 :SUB 指令組分為執(zhí)行不帶進(jìn)位和帶進(jìn)位減法操作 。在本次設(shè)計中只完成加法、減法、與、或、不帶進(jìn)位的左移和不帶進(jìn)位的右移的運算功能，并輸出溢出信號。 Process (clk) begin if (rising_edge(clk)) then if fouten =39。039。但是結(jié)果輸出是在下一個時鐘信號的上升沿進(jìn)行的，這樣可以控制輸出的時間，保證其輸出正確，而且輸出控制信號 outen 控制 CPU 是否輸出數(shù)據(jù)，若 outen 控制信號有效，則再判斷需要輸出何種類型的數(shù)據(jù)，若 load 控制信號有效則將輸入數(shù)據(jù)直接輸出，完成從指定寄存器讀出數(shù)據(jù)的操作，若無效則將算術(shù)或邏輯運算的結(jié)果輸出。 流水線操作和數(shù)據(jù)通路各個模塊的所有控制信號都是來自控制單元。 圖 41 控制器 Control外部接口 控制器根據(jù) 4位操作碼 IR進(jìn)行譯碼，通過指令譯碼給出其它各單元的操作控制信號 ,包 括 ALU 單元的算術(shù)和邏輯運算控制信號、移位控制信號，操作數(shù)輸入選擇信號、結(jié)果輸出信號， TRAM 的讀寫控制、送入狀態(tài)機得停機控制信號。 從狀態(tài)機的信號輸出上分，有 Moore型和 Mealy型兩種狀態(tài)機。 在本次 CPU設(shè)計中，將采用 Mealy型狀態(tài)機來實現(xiàn)時序和狀態(tài)的轉(zhuǎn)換。139。 then 山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 20 state = tj。 end if。 山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 21 第五章 RISC CPU 的仿真驗證 各模塊的組合 前面兩章將 CPU細(xì)化為多個功能模塊，為了使其能集合成一個完整的系統(tǒng)共同完成特定的功能執(zhí)行，各個模塊就需要組合起來配合工作。 用 VHDL語言引用一個模塊時是先用 ponent來聲明這個模塊，模塊的接口要用 port關(guān)鍵詞聲明，例如對程序計數(shù)器模塊的引用聲明如下 : COMPONENT pc IS PORT ( clk ,fen: IN STD_LOGIC 。 END COMPONENT pc。 SIGNAL outen :STD_LOGIC。 山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 22 圖 5— 1 RTL綜合電路圖 山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 23 綜合后的電路 結(jié)構(gòu)由程序計數(shù)器 PC模塊 、程序存儲器 PC_RAM模塊 、指令寄存器 IR_RAM模塊 、寄存器堆 TRAM模塊 、 數(shù)據(jù)選擇器 ALUMUX模塊、運算器ALU模塊、控制器 CONTROL模塊、狀態(tài)機 FSM模塊和時鐘發(fā)生器 TIME_CTRL模塊組成。 算術(shù)運算類指令驗證 匯編語言 機器碼 MOV R1, 36。 1011000000000000 圖 52 加法操作仿真 仿 真結(jié)果如圖 51所示，當(dāng)寫信號 WR為低電平時說明程序?qū)懭氤绦虼鎯ζ髦?，狀態(tài)機從待機復(fù)位狀態(tài)轉(zhuǎn)入執(zhí)行狀態(tài) ，在下一 周期時 PC值加一，同時程序存儲器輸出 0地址的指令，指令寄存器在第二個周期鎖存指令，在下個周期的前半個時鐘控制器譯碼并發(fā)出控制信號，寄存器堆在控制信號控制下處理操作數(shù)，后半個周期進(jìn)行輸出操作。停機指令將程序寄存器和指令寄存器復(fù)位清零。 移位類指令驗證 匯編語言 機器碼 LSL R2。 ST 運算數(shù)據(jù)存儲仿真 匯編語言 機器碼 ADD R1, R2。 數(shù)據(jù)傳送指 令 (MOV)可 以完成立即數(shù)寫入目的寄存器的操作。 山東大學(xué)威海分校畢業(yè)設(shè)計（論文） 28 第六章 總結(jié)和展望 通過前五章的介紹，一個簡單的微處理器已經(jīng)完成。 熟悉 了 FPGA的流程和開發(fā)思路。 CPU有很多性能，但是由于本人能力有限，很多性能在設(shè)計中沒有體現(xiàn)出來，比如跳轉(zhuǎn)指令的執(zhí)行，以及標(biāo)志寄存器和中斷響應(yīng)的設(shè)計。 [4」肖剛，周興銘 .微處理器的現(xiàn)狀及發(fā)展 .微處理機， 1998， 6(S):15— 6 [5]張駿，樊曉婭，張萌 .并行 C工 SC指令譯碼器的設(shè)計與實現(xiàn) .計算機應(yīng)用研究， 20xx， 24(11):200— 202. [6]竇振中 .AVR 系列單片機原理和程序設(shè)計 .北京 :北京航空航大出版社，— 328 [7]石教英 .計算機體系結(jié)構(gòu)杭州 :浙江大學(xué)出版社， — 231 [8]微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計。 use 。 pcout : out unsigned(7 downto 0) ) 。 pc_in : in unsigned(7 downto 0)。 toinstruction : out std_logic_vector(15 downto 0) )。 fromins : in std_logic_vector(15 downt