【正文】 口進(jìn)行切換，包括層次窗口、狀態(tài)窗口、消息窗口等。單擊對話框最上第一欄右側(cè)的“?”按鈕，找到文件夾 已存盤的文件，再單擊打開按鈕，既出現(xiàn)如圖所示的設(shè)置情況。 【 Vector Waveform Five】選項(xiàng)：矢量波形文件。 第四章按照設(shè)計(jì)思路，在聯(lián)機(jī)調(diào)試過程中，對時(shí)鐘系統(tǒng)的不足和缺點(diǎn)進(jìn)行分析，將調(diào)試過程作重點(diǎn)的記錄。商家生產(chǎn)的電子時(shí)鐘更從質(zhì)量，價(jià)格，實(shí)用上考慮，不斷的改進(jìn)電子時(shí)鐘的設(shè)計(jì)，使其更加的具有市場。第一次是擺和擺輪游絲的發(fā)明，相對穩(wěn)定的機(jī)械振蕩頻率源使鐘表的走時(shí)差從分級縮小到秒級，代表性的產(chǎn)品就是帶有擺或擺輪游絲的機(jī)械鐘或表。該系統(tǒng)具有顯示時(shí)、分、秒，智能鬧鐘，按鍵實(shí)現(xiàn)校準(zhǔn)時(shí)鐘，整點(diǎn)報(bào)時(shí)等功能。故利用 FPGA 這一新的技術(shù)手段來研究電子鐘有重要的現(xiàn)實(shí)意義。 關(guān)鍵詞 ： 數(shù)字時(shí)鐘，硬件描述語言， Verilog HDL， FPGA Abstract The design for a multifunctional digital clock, with hours, minutes and seconds count display to a 24hour cycle count。 摘 要 本設(shè)計(jì)為一個(gè)多功能的數(shù)字時(shí)鐘，具有時(shí)、分、秒計(jì)數(shù)顯示功能，以 24 小時(shí)循環(huán)計(jì)數(shù)；具有校對功能。經(jīng)編譯和仿真所設(shè)計(jì)的程序，在可編程邏輯器件上下載驗(yàn)證，本系統(tǒng)能夠完成時(shí)、分、秒的分別顯示，按鍵進(jìn)行校準(zhǔn)，整點(diǎn)報(bào)時(shí)，鬧鐘功能。 隨著現(xiàn)場可編程門陣列 ( field programmable gate array ， FPGA) 的出現(xiàn)，電子系統(tǒng)向集成化、大規(guī)模和高速度等方向發(fā)展的趨勢更加明顯， 作為可編程的集成度較高的 ASIC，可在芯片級實(shí)現(xiàn)任意數(shù)字邏輯電路，從而可以簡化硬件電路，提高系統(tǒng)工作速度，縮短產(chǎn)品研發(fā) 周期。 本課題使用 Cyclone EP1C6Q240 的 FPGA 器件，完成實(shí)現(xiàn)一個(gè)可以計(jì)時(shí)的數(shù)字時(shí)鐘。 二十一世紀(jì)的今天，最具代表性的計(jì)時(shí)產(chǎn)品就是電子時(shí)鐘，它是近代世界鐘表業(yè)界的第三次革命。 基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) 2 我國生產(chǎn)的電子時(shí)鐘有很多種，總體上來說以研究多功能電子時(shí)鐘為主，使電子時(shí)鐘除了原有的顯示時(shí)間基本功能外，還具有鬧鈴，報(bào)警等功能。 第三章根據(jù)系統(tǒng)設(shè)計(jì)要求，著手對數(shù)字化時(shí)鐘系統(tǒng)軟件進(jìn)行功能的實(shí)現(xiàn)，將各功能模塊有機(jī)結(jié)合，實(shí)現(xiàn)時(shí)鐘走時(shí)，實(shí)現(xiàn)鬧鈴、整點(diǎn)報(bào)時(shí)附加功能。 【 Design File】選項(xiàng)：新建設(shè)計(jì)文件，常用的有： AHDL 文本文件、 VHDL 文本文件、 Verilog HDL 文本文件、原理圖文件等。點(diǎn)擊后彈出對話框?？梢詫⒃O(shè)計(jì)的電路封裝成一個(gè)元件符號，供以后在原理圖編輯器下進(jìn)行層次設(shè)計(jì)時(shí)調(diào)用。 （ 3）【 Timing Ananlysis Setting】選項(xiàng)：為當(dāng)前設(shè)計(jì)的 tpd、 tco、 tsu、 fmax 等時(shí)間參數(shù)設(shè)定時(shí)序要求。 （ 5）【 Setting】選項(xiàng)：設(shè)置控制。 圖 II 菜單欄設(shè)定引腳下拉圖 4) 【 processing】菜單 【 processing】菜單的功能是對所設(shè)計(jì)的電路進(jìn)行編譯和檢查設(shè)計(jì)的正確性。 （ 4）【 pilation report】選項(xiàng)：適配信息報(bào)告，通過它可以查看詳細(xì)的適配信 息，包括設(shè)置和適配結(jié)果等。 （ 8）【 simulation tool】選項(xiàng)：對編譯過電路進(jìn)行功能仿真和時(shí)序仿真。 （ 2）【 run EDA timing analyzer tool 】選項(xiàng)：運(yùn)行 EDA 時(shí)序分析工具， EDA 是第三方仿真工具。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。此外， Verilog HDL 語言提供了編程語言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。 Verilog HDL 提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。 ? 用戶定義原語（ UP）創(chuàng)建的靈活性。 ? 可采用三種不同方式或混合方式對設(shè)計(jì)建模。 ? 能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。 ? Verilog HDL 語言的描述能力能夠通過使用編程語言接口（ PLI）機(jī)制進(jìn)一步擴(kuò)展。 ? 同一語言可用于生成模擬激勵(lì)和指定測 試的驗(yàn)證約束條件，例如輸入值的指定。 ? 能夠使用門和模塊實(shí)例化語句在結(jié)構(gòu)級進(jìn)行結(jié)構(gòu)描述。 ? 對高級編程語言結(jié)構(gòu)，例如條件語句、情況語句和循環(huán)語句，語言中都可以使用。 圖 混合設(shè)計(jì)層次 圖 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 13 第三章 數(shù)字化時(shí)鐘系統(tǒng)硬件設(shè)計(jì) 系統(tǒng) 核心板電路分析 本系統(tǒng)采用的開發(fā)平臺標(biāo)配的核心板是 QuickSOPC,可以實(shí)現(xiàn) EDA、 SOP 和 DSP 的實(shí)驗(yàn)及研發(fā)。EP1C6Q240 包含有 5980 個(gè)邏輯單元和 92Kbit 的片上 RAM。本系統(tǒng)采用的是 JTAG 配置模式下載配置數(shù)據(jù)到 FPGA。 JTAG 模式使用 4 個(gè)專門的信號引腳： TDI、TDO、 TMS 以及 TCK。 EP1C6Q240C8 的輸入的時(shí)鐘頻率范圍為 ~387MHz，經(jīng)過內(nèi)部的 PLL 電路后可輸出 ~275MHz的系統(tǒng)時(shí)鐘。為了得到一個(gè)穩(wěn)定、精確的時(shí)鐘 頻率，有源晶振的供電電源經(jīng)過了 LC 濾波。 核心板包含一個(gè) 50MHz 的有源晶振作為系統(tǒng)的時(shí)鐘源。 圖 七段數(shù)碼管顯示電路圖 數(shù)碼管 LED 顯示是工程項(xiàng)目中使用較廣的一種輸出顯示器件。如圖 25 所示為共陽數(shù)碼管及其電路，數(shù)碼管有 8 個(gè)段分別為： h、 g、 f、 e、 d、 c、 b 和 a（ h 為小數(shù)點(diǎn)） ，只要公共端為高電平“ 1” ，某個(gè)段輸出低電平“ 0”則相應(yīng)的段就亮。當(dāng)鍵盤被按下是為“ 0”，未被按下是為“ 1”。當(dāng)在 BEEP 輸入一定頻率的脈沖時(shí)，蜂鳴器蜂鳴，改變輸入頻率可以改變蜂鳴器的響聲。因此數(shù)字時(shí)鐘所包含的模塊可分為，分頻模塊，按鍵模塊，計(jì)時(shí)校準(zhǔn)模塊，鬧鐘模塊， LED 顯示模塊，模塊之間的關(guān)系下圖： 圖 整體模塊框圖 針對框圖流程，設(shè)定出各個(gè)模塊的需求： 分頻電路： 針對計(jì)時(shí)器模塊與鬧鐘設(shè)定模塊的需求，可以知道分頻模塊需要生成一個(gè) 1Hz 的頻率信號，確保計(jì)時(shí) 模塊可以正常計(jì)數(shù)。整點(diǎn)報(bào)時(shí)會(huì)播放音樂，鬧鐘時(shí)嘀嘀嘀報(bào)警。// 模塊名 clock input clk。 output [7:0] dig。h0。 //定義計(jì)數(shù)寄存器 reg [14:0] count。h000000。b11111。b11111。 //蜂鳴器寄存器 reg [15:0] beep_count_end = 1639。 //鬧鐘使能寄存器 reg sec 。 //鬧鐘使能信號 模塊框圖 通過 quartus II 的 creat symble for current file 功能生成框圖如下： 圖 生成的符號圖 分頻模塊實(shí)現(xiàn) ， 計(jì)數(shù)電路所需時(shí)鐘信號為 1HZ，而系統(tǒng)時(shí)鐘為 48MHZ，所以要對系統(tǒng)時(shí)鐘進(jìn)行分頻以來滿足電路的需要。為了保證計(jì)時(shí)準(zhǔn)確，我們對系統(tǒng)時(shí)鐘 48MHz 進(jìn)行了 48000 分頻生成 1kHz 信號 clk1，在通過 1kHz 信號，生成 1Hz 信號 clk。d24000) // 到了嗎？ begin count = 1539。b1。 //計(jì)數(shù)器清零 sec = ~sec。 計(jì)時(shí)模塊實(shí)現(xiàn) 計(jì)時(shí)模塊描述與實(shí)現(xiàn) 計(jì)時(shí)模塊是采用 16 進(jìn)制來實(shí)現(xiàn)的，將 hour[23,0]定義為其時(shí)分秒，其中 hour[3,0]基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) 22 為其秒鐘上的個(gè)位數(shù)值， hour[4,7]為其秒鐘上的十位數(shù)值，以此類推分鐘、時(shí)鐘的個(gè)位和十位。當(dāng)時(shí)分十位 [23,20]為 2 和分個(gè)位為 4，全部清零，開始重新計(jì)時(shí)。 //秒加 1 if(hour[3:0] = 439。b1。 hour[11:8] = hour[11:8] + 139。h0。h6) //加到 6，復(fù)位 begin hour[15:12] = 439。 //時(shí)個(gè)位加一 if(hour[19:16] = 439。b1。 end end end end end end 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 23 計(jì)時(shí)模塊仿真 對計(jì)時(shí)模塊進(jìn)行仿真，記錄仿真波形 圖 計(jì)時(shí)模塊仿真圖 由上圖可見，當(dāng) sec 信號下降沿跳變時(shí)， hour 寄出去會(huì)加 1,也就相當(dāng)于跳了一秒鐘時(shí)間。當(dāng) key[3]被按下時(shí)，進(jìn)入鬧鐘設(shè)定，可以通過 key[2:0]三個(gè)鍵，分別對秒，分，時(shí)進(jìn)行加 1 操作，從而進(jìn)行鬧鐘的設(shè)定。 // 按鍵消抖輸出 always (posedge count1[5]) //按鍵去噪聲 begin dout1 = key。 //校準(zhǔn)按鍵轉(zhuǎn)換乒乓按鍵 end always (negedge key_done[3]) begin keyen[0] = ~keyen[0]。 功能仿真，記錄仿真結(jié)果，如下圖： 圖 按鍵模塊仿真圖 通過上圖可以知道， key_done 會(huì) 隨著 key 的變化而發(fā)生相應(yīng)的變化，并有消除噪聲的作用，功能仿真正確，達(dá)到設(shè)計(jì)目的。 當(dāng) 鬧鈴設(shè)置為整點(diǎn)是，會(huì)先進(jìn)行整點(diǎn)報(bào)時(shí)，然后進(jìn)入鬧鈴。鬧鐘觸發(fā)時(shí)，播放嘀嘀嘀報(bào)警聲。b1。hffff))) begin beep_count = 1639。h0:beep_count_end = 1639。h8637。 //中音 5 的分頻系數(shù)值 439。h5:beep_count_end = 1639。h7794。 //中音 6 的分頻系 數(shù)值 439。hffff。h6,439。hffff。b1。b0。在設(shè)計(jì)過程中，首先進(jìn)行程序編寫和調(diào)試 的應(yīng)該是顯示模塊。d0:disp_dat = clktime[3:0]。d2:disp_dat = 439。 //分個(gè)位 439。ha。d7:disp_dat = clktime[23:20]。d9:disp_dat = hour[7:4]。 //顯示 439。 //分十位 439。d14:disp_dat = hour[19:16]。ha。 //選擇第一個(gè)數(shù)碼管顯示 339。d2:dig_r = 839。b11110111。 //選擇第五個(gè)數(shù)碼管顯示 339。d6:dig_r = 839。b01111111。 //顯示 0 439。h2:seg_r = 839。hb0。 //顯示 4 439。h6:seg_r = 839。hf8。 //顯示 8 439。ha:seg_r = 839。 //不顯示 endcase if((count1[3:1]== 339。 End 顯示模塊仿真 編譯程序，進(jìn)行功能仿真，記錄仿真圖形： 圖 顯示模塊仿真 圖 通過上面的圖可以知道， LED 數(shù)碼管是通過掃描的方式實(shí)現(xiàn)數(shù)據(jù)更新，通過 dig，seg 寄存器的數(shù)據(jù)可以知道，數(shù)據(jù)能正常顯示，滿足設(shè)計(jì)要求。功能模塊先后調(diào)試順序?yàn)椋猴@示模塊 → 時(shí)間模塊 → 鍵盤模塊 → 時(shí)間設(shè)定及其顯示模塊 → 鬧鈴、整點(diǎn)報(bào)時(shí)設(shè)定及其顯示模塊。 調(diào)試過程及結(jié)果 調(diào)試過程按照：顯示模塊 → 時(shí)間模塊 → 鍵盤模塊 → 時(shí)間設(shè)定及其顯示模塊 → 鬧鈴、基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) 32 整 點(diǎn)報(bào)時(shí)設(shè)定及其顯示模塊的順序進(jìn)行調(diào)試。時(shí)間系統(tǒng)需要實(shí)現(xiàn)時(shí)、分、秒的正確走時(shí)。） 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 33 圖 時(shí)間 調(diào)整 /鬧鐘設(shè)定 模塊調(diào)試圖 調(diào)試注意事項(xiàng) 軟件設(shè)計(jì)時(shí)，需要確定好軟件設(shè)計(jì)的思路，即先確定 各個(gè) 功能 需要實(shí)現(xiàn)的先后 ，再將各功能模塊單獨(dú)進(jìn)行編寫調(diào)試，待各模塊功能完善后，再進(jìn)行總體聯(lián)合調(diào)試。出現(xiàn)此問題時(shí)候，首先對硬件進(jìn)行再次檢查，用示波器檢查 引腳兩端是否有信號的輸入輸出 。 （ 3）時(shí)鐘模塊時(shí)，出現(xiàn) 秒鐘走的 過快的現(xiàn)象。經(jīng)過檢查，找到原因是 沒有給按鍵進(jìn)行按鍵去抖動(dòng) 。 基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) 34 第六章 總結(jié)和展望 總結(jié) 在 FPGA 上設(shè)計(jì)和調(diào)試都需要耐心，時(shí)鐘設(shè)計(jì)在生活中無處不在，設(shè)計(jì)的過程要考慮到應(yīng)用的習(xí)慣，設(shè)計(jì)更人性化的體驗(yàn)，才會(huì)是一個(gè)好的設(shè)計(jì)。 展望 針對數(shù)字時(shí)鐘的設(shè)計(jì)，通過以上的驗(yàn)證，我們可以知道，對數(shù)字時(shí)鐘來說，其實(shí)占用很少邏輯資 源，也就意味著如果一點(diǎn)制作成 SOC 的話，成本會(huì)非常的低，所以基于這點(diǎn)，整個(gè)模塊完全可以依附在其他功能產(chǎn)品（如 CPU 內(nèi)部）上，給整個(gè)產(chǎn)品增加的優(yōu)勢。 [5]． 高吉祥，電子技術(shù)基礎(chǔ)實(shí)驗(yàn)與課程設(shè)計(jì)，電子工業(yè)出版社， 2021。 [9]． 張慶雙，電子元器件的選用與檢測，機(jī)械工業(yè)出版社， 2021。 [13]． 集成電路手冊分編委會(huì)編，中外集成電路簡明速查手冊， TTL、 CMOS 電路[M]，北京 :電子工業(yè)出版社，