【正文】 口進行切換，包括層次窗口、狀態(tài)窗口、消息窗口等。單擊對話框最上第一欄右側的“?”按鈕，找到文件夾 已存盤的文件，再單擊打開按鈕，既出現(xiàn)如圖所示的設置情況。 【 Vector Waveform Five】選項：矢量波形文件。 第四章按照設計思路，在聯(lián)機調試過程中，對時鐘系統(tǒng)的不足和缺點進行分析，將調試過程作重點的記錄。商家生產的電子時鐘更從質量，價格，實用上考慮，不斷的改進電子時鐘的設計，使其更加的具有市場。第一次是擺和擺輪游絲的發(fā)明，相對穩(wěn)定的機械振蕩頻率源使鐘表的走時差從分級縮小到秒級，代表性的產品就是帶有擺或擺輪游絲的機械鐘或表。該系統(tǒng)具有顯示時、分、秒，智能鬧鐘，按鍵實現(xiàn)校準時鐘，整點報時等功能。故利用 FPGA 這一新的技術手段來研究電子鐘有重要的現(xiàn)實意義。 關鍵詞 ： 數(shù)字時鐘，硬件描述語言， Verilog HDL， FPGA Abstract The design for a multifunctional digital clock, with hours, minutes and seconds count display to a 24hour cycle count。 摘 要 本設計為一個多功能的數(shù)字時鐘，具有時、分、秒計數(shù)顯示功能，以 24 小時循環(huán)計數(shù)；具有校對功能。經編譯和仿真所設計的程序，在可編程邏輯器件上下載驗證，本系統(tǒng)能夠完成時、分、秒的分別顯示，按鍵進行校準，整點報時，鬧鐘功能。 隨著現(xiàn)場可編程門陣列 ( field programmable gate array ， FPGA) 的出現(xiàn)，電子系統(tǒng)向集成化、大規(guī)模和高速度等方向發(fā)展的趨勢更加明顯， 作為可編程的集成度較高的 ASIC，可在芯片級實現(xiàn)任意數(shù)字邏輯電路，從而可以簡化硬件電路，提高系統(tǒng)工作速度，縮短產品研發(fā) 周期。 本課題使用 Cyclone EP1C6Q240 的 FPGA 器件，完成實現(xiàn)一個可以計時的數(shù)字時鐘。 二十一世紀的今天，最具代表性的計時產品就是電子時鐘，它是近代世界鐘表業(yè)界的第三次革命。 基于 FPGA的數(shù)字時鐘設計 2 我國生產的電子時鐘有很多種，總體上來說以研究多功能電子時鐘為主，使電子時鐘除了原有的顯示時間基本功能外，還具有鬧鈴，報警等功能。 第三章根據(jù)系統(tǒng)設計要求，著手對數(shù)字化時鐘系統(tǒng)軟件進行功能的實現(xiàn)，將各功能模塊有機結合，實現(xiàn)時鐘走時，實現(xiàn)鬧鈴、整點報時附加功能。 【 Design File】選項：新建設計文件，常用的有： AHDL 文本文件、 VHDL 文本文件、 Verilog HDL 文本文件、原理圖文件等。點擊后彈出對話框?？梢詫⒃O計的電路封裝成一個元件符號，供以后在原理圖編輯器下進行層次設計時調用。 （ 3）【 Timing Ananlysis Setting】選項：為當前設計的 tpd、 tco、 tsu、 fmax 等時間參數(shù)設定時序要求。 （ 5）【 Setting】選項：設置控制。 圖 II 菜單欄設定引腳下拉圖 4) 【 processing】菜單 【 processing】菜單的功能是對所設計的電路進行編譯和檢查設計的正確性。 （ 4）【 pilation report】選項：適配信息報告，通過它可以查看詳細的適配信 息，包括設置和適配結果等。 （ 8）【 simulation tool】選項：對編譯過電路進行功能仿真和時序仿真。 （ 2）【 run EDA timing analyzer tool 】選項：運行 EDA 時序分析工具， EDA 是第三方仿真工具。被建模的數(shù)字系統(tǒng)對象的復雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。此外， Verilog HDL 語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設計外部訪問設計，包括模擬的具體控制和運行。 Verilog HDL 提供了擴展的建模能力，其中許多擴展最初很難理解。 ? 用戶定義原語（ UP）創(chuàng)建的靈活性。 ? 可采用三種不同方式或混合方式對設計建模。 ? 能夠描述層次設計，可使用模塊實例結構描述任何層次。 ? Verilog HDL 語言的描述能力能夠通過使用編程語言接口（ PLI）機制進一步擴展。 ? 同一語言可用于生成模擬激勵和指定測 試的驗證約束條件，例如輸入值的指定。 ? 能夠使用門和模塊實例化語句在結構級進行結構描述。 ? 對高級編程語言結構，例如條件語句、情況語句和循環(huán)語句，語言中都可以使用。 圖 混合設計層次 圖 浙江理工大學科技與藝術學院本科畢業(yè)設計 (論文 ) 13 第三章 數(shù)字化時鐘系統(tǒng)硬件設計 系統(tǒng) 核心板電路分析 本系統(tǒng)采用的開發(fā)平臺標配的核心板是 QuickSOPC,可以實現(xiàn) EDA、 SOP 和 DSP 的實驗及研發(fā)。EP1C6Q240 包含有 5980 個邏輯單元和 92Kbit 的片上 RAM。本系統(tǒng)采用的是 JTAG 配置模式下載配置數(shù)據(jù)到 FPGA。 JTAG 模式使用 4 個專門的信號引腳： TDI、TDO、 TMS 以及 TCK。 EP1C6Q240C8 的輸入的時鐘頻率范圍為 ~387MHz，經過內部的 PLL 電路后可輸出 ~275MHz的系統(tǒng)時鐘。為了得到一個穩(wěn)定、精確的時鐘 頻率，有源晶振的供電電源經過了 LC 濾波。 核心板包含一個 50MHz 的有源晶振作為系統(tǒng)的時鐘源。 圖 七段數(shù)碼管顯示電路圖 數(shù)碼管 LED 顯示是工程項目中使用較廣的一種輸出顯示器件。如圖 25 所示為共陽數(shù)碼管及其電路，數(shù)碼管有 8 個段分別為： h、 g、 f、 e、 d、 c、 b 和 a（ h 為小數(shù)點） ，只要公共端為高電平“ 1” ，某個段輸出低電平“ 0”則相應的段就亮。當鍵盤被按下是為“ 0”，未被按下是為“ 1”。當在 BEEP 輸入一定頻率的脈沖時，蜂鳴器蜂鳴，改變輸入頻率可以改變蜂鳴器的響聲。因此數(shù)字時鐘所包含的模塊可分為，分頻模塊，按鍵模塊，計時校準模塊，鬧鐘模塊， LED 顯示模塊，模塊之間的關系下圖： 圖 整體模塊框圖 針對框圖流程，設定出各個模塊的需求： 分頻電路： 針對計時器模塊與鬧鐘設定模塊的需求，可以知道分頻模塊需要生成一個 1Hz 的頻率信號，確保計時 模塊可以正常計數(shù)。整點報時會播放音樂，鬧鐘時嘀嘀嘀報警。// 模塊名 clock input clk。 output [7:0] dig。h0。 //定義計數(shù)寄存器 reg [14:0] count。h000000。b11111。b11111。 //蜂鳴器寄存器 reg [15:0] beep_count_end = 1639。 //鬧鐘使能寄存器 reg sec 。 //鬧鐘使能信號 模塊框圖 通過 quartus II 的 creat symble for current file 功能生成框圖如下： 圖 生成的符號圖 分頻模塊實現(xiàn) ， 計數(shù)電路所需時鐘信號為 1HZ，而系統(tǒng)時鐘為 48MHZ，所以要對系統(tǒng)時鐘進行分頻以來滿足電路的需要。為了保證計時準確，我們對系統(tǒng)時鐘 48MHz 進行了 48000 分頻生成 1kHz 信號 clk1，在通過 1kHz 信號，生成 1Hz 信號 clk。d24000) // 到了嗎？ begin count = 1539。b1。 //計數(shù)器清零 sec = ~sec。 計時模塊實現(xiàn) 計時模塊描述與實現(xiàn) 計時模塊是采用 16 進制來實現(xiàn)的，將 hour[23,0]定義為其時分秒，其中 hour[3,0]基于 FPGA的數(shù)字時鐘設計 22 為其秒鐘上的個位數(shù)值， hour[4,7]為其秒鐘上的十位數(shù)值，以此類推分鐘、時鐘的個位和十位。當時分十位 [23,20]為 2 和分個位為 4，全部清零，開始重新計時。 //秒加 1 if(hour[3:0] = 439。b1。 hour[11:8] = hour[11:8] + 139。h0。h6) //加到 6，復位 begin hour[15:12] = 439。 //時個位加一 if(hour[19:16] = 439。b1。 end end end end end end 浙江理工大學科技與藝術學院本科畢業(yè)設計 (論文 ) 23 計時模塊仿真 對計時模塊進行仿真，記錄仿真波形 圖 計時模塊仿真圖 由上圖可見，當 sec 信號下降沿跳變時， hour 寄出去會加 1,也就相當于跳了一秒鐘時間。當 key[3]被按下時，進入鬧鐘設定，可以通過 key[2:0]三個鍵，分別對秒，分，時進行加 1 操作，從而進行鬧鐘的設定。 // 按鍵消抖輸出 always (posedge count1[5]) //按鍵去噪聲 begin dout1 = key。 //校準按鍵轉換乒乓按鍵 end always (negedge key_done[3]) begin keyen[0] = ~keyen[0]。 功能仿真，記錄仿真結果，如下圖： 圖 按鍵模塊仿真圖 通過上圖可以知道， key_done 會 隨著 key 的變化而發(fā)生相應的變化，并有消除噪聲的作用，功能仿真正確，達到設計目的。 當 鬧鈴設置為整點是，會先進行整點報時，然后進入鬧鈴。鬧鐘觸發(fā)時，播放嘀嘀嘀報警聲。b1。hffff))) begin beep_count = 1639。h0:beep_count_end = 1639。h8637。 //中音 5 的分頻系數(shù)值 439。h5:beep_count_end = 1639。h7794。 //中音 6 的分頻系 數(shù)值 439。hffff。h6,439。hffff。b1。b0。在設計過程中，首先進行程序編寫和調試 的應該是顯示模塊。d0:disp_dat = clktime[3:0]。d2:disp_dat = 439。 //分個位 439。ha。d7:disp_dat = clktime[23:20]。d9:disp_dat = hour[7:4]。 //顯示 439。 //分十位 439。d14:disp_dat = hour[19:16]。ha。 //選擇第一個數(shù)碼管顯示 339。d2:dig_r = 839。b11110111。 //選擇第五個數(shù)碼管顯示 339。d6:dig_r = 839。b01111111。 //顯示 0 439。h2:seg_r = 839。hb0。 //顯示 4 439。h6:seg_r = 839。hf8。 //顯示 8 439。ha:seg_r = 839。 //不顯示 endcase if((count1[3:1]== 339。 End 顯示模塊仿真 編譯程序，進行功能仿真，記錄仿真圖形： 圖 顯示模塊仿真 圖 通過上面的圖可以知道， LED 數(shù)碼管是通過掃描的方式實現(xiàn)數(shù)據(jù)更新，通過 dig，seg 寄存器的數(shù)據(jù)可以知道，數(shù)據(jù)能正常顯示，滿足設計要求。功能模塊先后調試順序為：顯示模塊 → 時間模塊 → 鍵盤模塊 → 時間設定及其顯示模塊 → 鬧鈴、整點報時設定及其顯示模塊。 調試過程及結果 調試過程按照：顯示模塊 → 時間模塊 → 鍵盤模塊 → 時間設定及其顯示模塊 → 鬧鈴、基于 FPGA的數(shù)字時鐘設計 32 整 點報時設定及其顯示模塊的順序進行調試。時間系統(tǒng)需要實現(xiàn)時、分、秒的正確走時。） 浙江理工大學科技與藝術學院本科畢業(yè)設計 (論文 ) 33 圖 時間 調整 /鬧鐘設定 模塊調試圖 調試注意事項 軟件設計時，需要確定好軟件設計的思路，即先確定 各個 功能 需要實現(xiàn)的先后 ，再將各功能模塊單獨進行編寫調試，待各模塊功能完善后，再進行總體聯(lián)合調試。出現(xiàn)此問題時候，首先對硬件進行再次檢查，用示波器檢查 引腳兩端是否有信號的輸入輸出 。 （ 3）時鐘模塊時，出現(xiàn) 秒鐘走的 過快的現(xiàn)象。經過檢查，找到原因是 沒有給按鍵進行按鍵去抖動 。 基于 FPGA的數(shù)字時鐘設計 34 第六章 總結和展望 總結 在 FPGA 上設計和調試都需要耐心，時鐘設計在生活中無處不在，設計的過程要考慮到應用的習慣，設計更人性化的體驗，才會是一個好的設計。 展望 針對數(shù)字時鐘的設計，通過以上的驗證，我們可以知道，對數(shù)字時鐘來說，其實占用很少邏輯資 源，也就意味著如果一點制作成 SOC 的話，成本會非常的低，所以基于這點，整個模塊完全可以依附在其他功能產品（如 CPU 內部）上，給整個產品增加的優(yōu)勢。 [5]． 高吉祥，電子技術基礎實驗與課程設計，電子工業(yè)出版社， 2021。 [9]． 張慶雙，電子元器件的選用與檢測，機械工業(yè)出版社， 2021。 [13]． 集成電路手冊分編委會編，中外集成電路簡明速查手冊， TTL、 CMOS 電路[M]，北京 :電子工業(yè)出版社，