【正文】 編程的，也有掩膜可編程的。例如，固定邏輯器件經(jīng)常更適合大批量應(yīng)用，因?yàn)樗鼈兛筛鼮榻?jīng)濟(jì)地大批量生產(chǎn)。 3． PLD 不需要客戶支付高昂的 NRE 成本和購買昂貴的掩膜組。 5． PLD 甚至在設(shè)備付運(yùn)到客戶那兒以后還可以重新編程。在這兩類可編程邏輯器件中， FPGA 采用了邏輯單元陣列LCA（ Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 4． FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。這些先進(jìn)的器件還提供諸如內(nèi)建的硬連線處理器（如IBM Power PC）、大容量存儲(chǔ)器、時(shí)鐘管理系統(tǒng)等特性，并支持多種最新的超快速器件至器件（ devicetodevice）信號(hào)技術(shù)。 而且CPLD 器件（如 Xilinx CoolRunner? 系列）需要的功耗極低，并且價(jià)格低廉，從而使其對(duì)于成本敏感的、電池供電的便攜式應(yīng)用（如移動(dòng)電話和數(shù)字手持助理）非常理想 [4]。 3． 在編程上 FPGA 比 CPLD 具有更大的靈活性。 5． CPLD 比 FPGA 使用起來更方便。這是由于FPGA 是門級(jí)編程 ,并且 CLB 之間采用分布式互聯(lián) ,而 CPLD 是邏輯塊級(jí)編程 ,并且其邏輯塊之間的互聯(lián)是集總式的。其優(yōu)點(diǎn)是可以編程任意次 ,可在工作中快速編程 ,從而實(shí)現(xiàn)板級(jí)和系統(tǒng)級(jí)的動(dòng)態(tài)配置。能夠?qū)崿F(xiàn)這一點(diǎn)的重要 5 原因之一是像賽靈思這樣的 PLD 供應(yīng)商是 “無晶圓制造廠 ”企業(yè)，并不直接擁有芯片制造工廠，賽靈思將芯片制造工作外包給聯(lián)華電子（ UMC）和東芝，他們是芯片制造行業(yè)的領(lǐng)導(dǎo)廠商。 例如，僅僅數(shù)年前，最大規(guī)模的 FPGA 器件也僅僅為數(shù)萬系統(tǒng)門，工作在40 MHz。 IP 核心包括從復(fù)雜數(shù)字信號(hào)處理算法和存儲(chǔ)器控制器直到總線接口和成熟的軟件微處理器在內(nèi)的一切。 最后， 結(jié)合 此次設(shè)計(jì)的 親身 經(jīng)歷 ，對(duì) FPGA 技術(shù)進(jìn)行簡(jiǎn)單的總結(jié)。 可編程 I/O 單元 嵌入式 RAM 基本可編程邏輯單元 內(nèi)嵌專用內(nèi)核 底層嵌入 功能單元 布線資源 圖 21 FPGA 的基本結(jié)構(gòu) 7 每個(gè)單元簡(jiǎn)介如下： ． 可編程輸入 /輸出單元（ I/O 單元） 目前大多數(shù) FPGA 的 I/O 單元被設(shè)計(jì)為可編程模式，即通過軟件的靈活配置，可適應(yīng)不同的電器標(biāo)準(zhǔn)與 I/O 物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動(dòng)電流的大小等。一般來說，比較經(jīng)典的基本可編程單元的配置是一個(gè)寄存器加一個(gè)查找表，但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異，而且寄存器和查找表的組合模式也不同。嵌入式塊 RAM 可以配置為單端口RAM、雙端口 RAM、偽雙端口 RAM、 CAM、 FIFO 等存儲(chǔ)結(jié)構(gòu)。 除了塊 RAM， Xilinx 和 Lattice 的 FPGA 還可以靈活地將 LUT 配置成RAM、 ROM、 FIFO 等存儲(chǔ)結(jié)構(gòu)。 由于在設(shè)計(jì)過程中，往往由布局布線器自動(dòng)根據(jù)輸入的邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇可用的布線資源連通所用的底層單元模塊，所以常常忽略布線資源。 當(dāng)用戶 通過原理圖或 HDL 語言描述了 一個(gè)邏輯電路，PLD/FPGA 開發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入 RAM， 這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。以 圖 23 電路 所示。觸發(fā)器的輸出與 I/O 腳相連，把結(jié)果輸出到芯片管腳。 FPGA 的工作原理 FPGA 中實(shí) 現(xiàn)各種組合邏輯功能的原理是，通過對(duì)各存儲(chǔ)器單元的編程，來控制門陣列中的開與關(guān)，從而實(shí)現(xiàn)不同的邏輯功能。 FPGA 中就是由很多類似這樣的基本邏輯單元來完成各種復(fù)雜邏輯功能的。大型的數(shù)字系統(tǒng)還可以包含若干的子系統(tǒng)，其結(jié)構(gòu)如下圖所示。 數(shù) 據(jù) 處 理 器（ 子 系 統(tǒng) 1 ）子 系 統(tǒng) 2子 系 統(tǒng) n? ?控 制 器控制信號(hào)反饋信號(hào)控制信號(hào)控制信號(hào)反饋信號(hào)反饋信號(hào) 圖 24 數(shù)字系統(tǒng)的組成 數(shù)字系統(tǒng) 設(shè)計(jì)方法 隨著數(shù)字集成技術(shù)和計(jì)算機(jī)技術(shù)的發(fā)展，數(shù)字系統(tǒng)設(shè)計(jì)的理論和方法也在不斷的發(fā)展和變化。這樣的數(shù)字系統(tǒng)設(shè)計(jì)方法有多種，常用的有自頂向下法和自底向上法等。子系統(tǒng)劃分的太少，則失去了模塊化設(shè)計(jì)的特點(diǎn)；子系統(tǒng)劃分的太多，則系統(tǒng)之間的連接過于復(fù)雜，容易出錯(cuò)。該方法是從底層設(shè)計(jì)開始的，設(shè)計(jì)者無論是取用現(xiàn)成模塊還是自行設(shè)計(jì)電路，其設(shè)計(jì)成本和開發(fā)周期都優(yōu)于自頂向下法；但由于設(shè)計(jì)是從低級(jí)別開始，所以不能保證整體設(shè)計(jì)的最佳性。 1． 系統(tǒng)級(jí)設(shè)計(jì)的過程 (1) 在詳細(xì)了解設(shè)計(jì)任務(wù)的基礎(chǔ)上，確定頂層系統(tǒng)的方案 這是設(shè)計(jì)過程的第一階段，要求對(duì)設(shè)計(jì)任務(wù)做透徹地了解，確定設(shè)計(jì)任務(wù)及系統(tǒng)的整體功能、輸入信號(hào)及輸出信號(hào)。 系統(tǒng)級(jí)設(shè)計(jì)實(shí)質(zhì)上是原理 性設(shè)計(jì)，是數(shù)字系統(tǒng)設(shè)計(jì)的關(guān)鍵步驟，也是最困難的、最具有創(chuàng)造性的一步。 隨著數(shù)字集成技術(shù)的飛速發(fā)展， VLSI 規(guī)模核技術(shù)復(fù)雜度也在急劇增長(zhǎng)，人工設(shè)計(jì)數(shù)字系統(tǒng)十分困難，必須依靠自動(dòng)設(shè)計(jì)（ EDA）技術(shù)。整個(gè)設(shè)計(jì)過程只有該部分有設(shè)計(jì)者完成。首先闡述了FPGA 各結(jié)構(gòu)的簡(jiǎn)要介紹以及 FPGA 的工作原理；并對(duì) 數(shù)字系統(tǒng)設(shè)計(jì) 的組成，其中 常用 的 兩種 設(shè)計(jì) 方法和 數(shù)字系統(tǒng)設(shè)計(jì) 的 基本 流程 進(jìn)行了 簡(jiǎn)單 介紹 。盡管微處理器能用于許多場(chǎng)合，但是它們依靠軟件才能實(shí)現(xiàn)其 功能因此比起定制芯片，它們一般運(yùn)行速度比較慢而且功耗大。 1． 從完成設(shè)計(jì)到取得一個(gè)可工作的芯片之間不用等待，可以把程序?qū)懭隖PGA 并立即進(jìn)行測(cè)試。 FPGA 主要是膠合邏輯和樣機(jī)設(shè)計(jì)的工具。 基于 FPGA 的應(yīng)用系統(tǒng)設(shè)計(jì) 實(shí)現(xiàn)邏輯功能只是 FPGA 或任何數(shù)字系統(tǒng)設(shè)計(jì)必須達(dá)到的一個(gè)目標(biāo)，為了使設(shè)計(jì)獲得成功，還必須滿足以下屬性： 1． 性能：邏輯器件必須在要求的速度下工作，性能可以用以下幾種方案來衡量， 比如吞吐量和等待時(shí)間。即使系統(tǒng)用電取于電力網(wǎng)，熱耗散也會(huì)浪費(fèi)金錢，同時(shí)會(huì)對(duì)電器件構(gòu)成損害，因此必須加以控制。 FPGA 的開發(fā)工具一般比 VLSI 開發(fā)工具便宜。 1． 設(shè)計(jì)輸入 設(shè)計(jì)輸入包括使用硬件描述語言 (HDL)、狀態(tài)圖與原理圖輸入三種方式。 3． 仿真驗(yàn)證 從廣義上講，設(shè)計(jì)驗(yàn)證包括功能與時(shí)序仿真和電路驗(yàn)證。 (2) 映射：將網(wǎng)表中的邏輯門映射成物理元素，即把邏輯設(shè)計(jì)分割到構(gòu)成可編程 邏輯陣列的可配置邏輯塊與輸入輸出塊及其他資源中的過程。 在實(shí)現(xiàn)過程中可以進(jìn)行選項(xiàng)設(shè)置。從某種程度上講，靜態(tài)時(shí)序分析可以說是整個(gè) FPGA設(shè)計(jì) 中最重要的步驟，它允許設(shè)計(jì)者詳盡地分析所有關(guān)鍵路徑，并得出一個(gè)有次序的報(bào)告，而且報(bào)告中含有其他調(diào)試信息，比如每個(gè)網(wǎng)絡(luò)節(jié)點(diǎn)的扇出或容性負(fù)載等。 設(shè) 計(jì) 輸 入 綜 合布 局 布 線時(shí) 序 分 析編 程 和 配 置 仿 真功 能 分 析 調(diào) 試 工 程 更 改 管 理時(shí) 序 逼 近 圖 31 數(shù)字系統(tǒng)的設(shè)計(jì)流程 6． 下載驗(yàn)證 下載是在功能仿真和時(shí)序仿真正確的前提下，將綜合后形成的位流下載到具體的 FPGA 芯片中，也叫芯片配置， FPGA 設(shè)計(jì)有兩種配置模式：直接由計(jì)算機(jī)經(jīng)過專用下載電纜進(jìn)行配置；由外圍配置芯片進(jìn)行上電時(shí)自動(dòng)配置。許多公司開發(fā)了自己專有的 HDL，包括 zycad 公司的 ISP， GATEWAY DESIGN AUTOMATION 公司的 Verilog 以及 MENTOR GRAPHICS 公司的 BLM。 1982 年，各 ASIC 芯片廠相繼開發(fā)了用于各自目的的 HDL， 1987 年底，IEEE 確認(rèn)美國國防部開發(fā)的 VHDL 為標(biāo)準(zhǔn)硬件描述語言。 VHDL 語言和其他語言相比，最大的區(qū)別在于計(jì)方法的差別 。這些特點(diǎn)符合 IC 設(shè)計(jì)的市場(chǎng)要求。 3． VHDL 的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)，當(dāng)門級(jí)或門級(jí)以上的描述通過仿真檢驗(yàn)后，再利用相應(yīng)的工具將設(shè)計(jì)映射成不同的工藝，因此電路的設(shè)計(jì)與工藝的改變是相互獨(dú)立的，并且 VHDL 硬件描述語言的實(shí)現(xiàn)目標(biāo)器件的選擇范圍廣泛 ，可使用各系列的 CPLD、 FPGA 及各種門陣列器件。 2． 文本定義的隱式操作，如 read、 write、 endfile 等。接口的匹配包括參數(shù)個(gè)數(shù)、類型等匹配檢查。 系 統(tǒng) 分 析 和 劃 分寫 出 各 模 塊 V H D L 程 序?qū)?出 各 模 塊 V H D L 測(cè) 試 標(biāo) 準(zhǔn) 對(duì) V H D L 模 塊 進(jìn) 行 模 擬 仿 真 將 V H D L 模 塊 組 合 成 門 級(jí) 電 路 門 級(jí) 電 路 仿 真 電 路 物 理 實(shí) 現(xiàn)（ 調(diào) 整 ） 圖 32 基于 VHDL 的數(shù)字系統(tǒng)設(shè)計(jì) 18 電子鐘主要功能模塊設(shè)計(jì) 數(shù)字鐘系統(tǒng)是由各個(gè)功能模塊組成的，在 這里主要介紹 其中的 分頻模塊，六十進(jìn)制計(jì)數(shù)器模塊，二十四進(jìn)制計(jì)數(shù)器 模塊，校時(shí)模塊和 BCD 七段顯示譯碼器模塊。 Library IEEE。 Entity div1024 is Port( clk: in std_logic。count from 0 to 1023local signal begin process for dividing by 1024 process (clk) begin if rising_edge(clk) then count=count+1。039。 end arch。 C L KS E C M I N S L [ 3 ? 0 ]S H [ 3 ? 0 ]C O U T 圖 34 六十進(jìn)制 計(jì)數(shù)器模塊 可以把 2 片 74160 芯片連成六十進(jìn)制計(jì)數(shù)器， 其電路圖 如下 。 USE 。 COUT:OUT STD_LOGIC)。139。 Q1:=(OTHERS=39。EVENT AND CLK=39。 THEN IF Q0=9 and Q1=5 THEN Q0:=(OTHERS=39。039。)。 END IF。 ELSE COUT=39。 CQ1=Q1。 將 二十四進(jìn)制的計(jì)數(shù)模塊用 8bit 的數(shù)組用來表示，高四位為 時(shí)鐘的十位，低四位為時(shí) 鐘的個(gè)位。 圖 37 二十四進(jìn)制計(jì)數(shù)器電路圖 二十四進(jìn)制計(jì)數(shù)器程序如下 。 ENTITY CNT24 IS PORT(CLK,RST,EN:IN STD_LOGIC。 END CNT24。 THEN Q0:=(OTHERS=39。039。139。039。)。 Q1:=Q1+1。 END IF。039。 END PROCESS。 當(dāng)選擇好所需調(diào)整的位后，此時(shí)就需要對(duì)該位進(jìn)行調(diào)整，若該位需要調(diào)整，則就加入一個(gè)新的時(shí)鐘觸發(fā)，若不需要調(diào)整，那么就仍然沿用以前的計(jì)數(shù)時(shí) 。而數(shù)字電子鐘更是需要通過將系統(tǒng)產(chǎn)生的 BCD 碼轉(zhuǎn)換成七段顯示碼，從而將時(shí)間直觀的顯示出來。 表 310 BCD 七段顯示譯碼器真值表 輸入 輸出 數(shù)字 A3 A2 A1 A0 Ya Yb