【正文】 入變量 G G G3和 G4； F也有 4個(gè)輸入變量 F F F3和 F4。這 3個(gè)函數(shù)發(fā)生器結(jié)合起來，可實(shí)現(xiàn)多達(dá)9變量的邏輯函數(shù)。 F和 G的輸入等效于 ROM的地址碼，通過查找 ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā) /鎖存器、輸出緩沖器組成。通過編程給數(shù)據(jù)選擇器不同的控制信息，確定送至 CLB陣列的 I1和 I2是來自輸入緩沖器，還是來自觸發(fā)器。可編程互連資源 IR可以將 FPGA內(nèi)部的 CLB和 CLB之間、 CLB和 IOB之間連接起來，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。一般情況下，這一仿真步驟可略去。 綜合器 錯(cuò)誤 !未找到引用源。 適配后時(shí)序仿真 適配報(bào)告 錯(cuò)誤 !未找到引用源。綜合優(yōu)化是針對(duì) ASIC芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過程要在相應(yīng)的廠家綜合庫的支持下才能完成。 ，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：（ a）適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；（ b）適配后的仿真模型；（ c）器件編程文件。 FPGA開發(fā)編程原理 硬件設(shè)計(jì)需要根據(jù)各種性能指標(biāo)、成本、開發(fā)周期等因素，確定最佳的實(shí)現(xiàn)方案，畫出系統(tǒng)框圖，選擇芯片，設(shè)計(jì) PCB并最終形成樣機(jī)。 HDL既可以描述底層設(shè)計(jì)，也可以描述頂層的設(shè)計(jì)，但它不容易做到較高的工作速度和芯片利用率。有的軟件 3種輸入方法都支持，如 ActiveHDL。在圖形的方式下定義好各個(gè)工作狀態(tài)，然后在各個(gè)狀態(tài)上輸入轉(zhuǎn)換條件以及相應(yīng)的輸入輸出，最后 生成 HDL語言描述，送去綜合軟件綜合到可編程邏輯器件的內(nèi)部。由于計(jì)數(shù)的起始時(shí)間不可能與標(biāo)準(zhǔn)時(shí)間（如北京時(shí)間）一 致，故需要在電路上加一個(gè)校時(shí)電路，同時(shí)標(biāo)準(zhǔn)的 1HZ 時(shí)間信號(hào)必須做到準(zhǔn)確穩(wěn)定。其中的控制邏輯電路是比較靈活多樣的，不斷完善它可以增強(qiáng)數(shù)字鐘的功能。秒計(jì)數(shù)器滿 60后向分計(jì)數(shù)器進(jìn)位，分計(jì)數(shù)器滿 60后向小時(shí)計(jì)數(shù)器進(jìn)位，小時(shí)計(jì)數(shù)器按照“ 24翻 1”規(guī)律計(jì)數(shù)。計(jì)時(shí)出現(xiàn)誤差時(shí)，可以用校時(shí)電路校時(shí)、校分、校秒和校年、校月和校日。譯碼顯示 12 電路由七段譯碼器完成，顯示由數(shù)碼管構(gòu)成。然后再利用分頻電路 ， 將其輸出信號(hào)轉(zhuǎn)變?yōu)槊胄盘?hào)，其組成框圖如圖 41。電路中采用 Max+plusII 元器件庫中的計(jì)數(shù)器7490 進(jìn)行 硬件分頻。下面先介紹鍵盤接口電路的工作原理，如圖 45。平時(shí)列線被置成低電平，沒有按鍵被按下的時(shí)候，行線保持高電平，而有按鍵被按下的時(shí)候，行線被拉成低電平，這時(shí)候控制器就知道有按鍵被按下，但只能判斷出在哪一行，不能判斷出在哪一列，因此接下來就要進(jìn)行鍵盤掃描，以確定具體是哪個(gè)按鍵被按下。模塊的實(shí)現(xiàn)方法是先判斷是否有按鍵按下，如有按鍵按下則延時(shí)一段時(shí)間，待抖動(dòng)過去之后再讀行線狀態(tài)，如果仍有低電平行線，則確定有按 16 鍵按下，然后產(chǎn)生一個(gè)有按鍵按下的信號(hào)。 use 。 row:in std_logic_vector(3 downto 0)。 signal tmp1,sig2:std_logic。 process(clk1) begin if(clk139。039。139。139。 else counter=counter+39。 end if。由于計(jì)數(shù)脈沖為 1KHZ，故從有按鍵按下到輸入信號(hào)產(chǎn)生大概需要 15ms。 鍵掃描模塊的框圖如圖 47 所示。 SCAN_CODE[7..0]是掃描的鍵碼輸出端口。 use 。 :out std_logic_vector(3 downto 0)。 signal counter:std_logic_vector(1 downto 0)。 process(clky) begin if(clky39。139。 else sig1=39。 end if。 process(clky) 列線逐位輸出低電平 variable jt :std_logic。)then if(sig1=39。 end loop。 end if。139。 else =0000。 process(clky) 鍵碼信號(hào)賦值 begin if(clky39。139。 sig_。 end if。 程序說明： 該程序較長，用個(gè) 4 個(gè)進(jìn)程，這里逐一介紹。 21 第三個(gè)進(jìn)程決定列線的輸出，平時(shí)輸出“ 0000”，當(dāng) sig1 為 1 時(shí)，輸出 sig_。 圖 48 鍵碼轉(zhuǎn)換模塊邏輯框圖 鍵碼轉(zhuǎn)換的核心程序如下： library ieee。 entity jmzh is port(clky:in std_logic。 architecture behav of jmzh is begin process(clky) begin if(clky39。 when 11101101=key_code=0001。 when 11011101=key_code=0101。 when 10111101=key_code=1001。 when 01111101=key_code=1101。 end if。 完整的鍵盤程序應(yīng)加上剛開始介紹的分頻模塊，鍵盤接口電路總的邏輯連接框圖如圖 49 所示。 use 。 ca:out std_logic)。139。039。 then ca=39。 or enl=39。 實(shí)際是第 59 個(gè)脈沖 end if。 if m10101 then m0:=0000。 end if。 then if m0=0000 and m1=0000 then m0:=1001。 m1:=m11。 a=m0。 秒時(shí)鐘的仿真波形圖如圖 411 所示，仿真圖滿足設(shè)計(jì)的要求。 表 41 日長短邏輯表 年 月 二月 日 SEL[0] SEL[1] SEL[2] —— 0 0 0 —— 1 0 0 31 0 1 0 —— 1 1 0 30 0 0 1 29 1 0 1 28 0 1 1 —— 1 1 1 —— 日計(jì)數(shù)模塊的邏輯框圖如圖 412 所示輸入引腳 SEL[2..0]是決定日 26 長短的輸入信號(hào)，其它信號(hào)功能與秒計(jì)數(shù)模塊功能類似。 entity ri is port(enl,res,clk,radd,rdec:in std_logic。 end ri。 end if。 if sel=100 then sr0=1001。 sr1=0010。 begin if res=39。 ca=39。139。139。 r1:=0000。 ca=39。 end if。 r1:=sr1。 end if。 b=r1。 sel[0]由年計(jì)數(shù)模塊輸入， sel[1]和 sel[2]由月計(jì)數(shù)模塊輸入。輸出 ERYUE 端口接日模塊的 sel[2]， YSEL 端口接 sel[1] 。 29 圖 415 月模塊仿真時(shí)序圖 2． 年計(jì)數(shù)模塊的邏輯框圖如圖 416 所示。 圖 416 年計(jì)數(shù)邏輯框圖 年模塊的計(jì)數(shù)范圍是從 2021 到 2099，在這之間的閏年見表 42。 圖 417 年模塊仿真時(shí)序圖 動(dòng)態(tài)掃描及顯示電路設(shè)計(jì)與實(shí)現(xiàn) 動(dòng)態(tài)掃描模塊 動(dòng)態(tài)掃描電路將計(jì)數(shù)器輸出的 8421BCD 碼轉(zhuǎn)換為 數(shù)碼管需要的邏輯狀態(tài)，并且輸出數(shù)碼管的片選信號(hào)和位選信號(hào)。一般每一位的顯示時(shí)間為 1~10ms。當(dāng)其為低電平時(shí)顯示年、月和日；其它輸入端口接計(jì)數(shù)模塊輸出的數(shù)據(jù)；輸出端口DATAOUT[3..0]動(dòng)態(tài)輸出掃描的數(shù)據(jù)；端口 WSEL[3..0]輸出數(shù)碼管的片選信號(hào)。 數(shù)碼管位選連接電路 419 所示。學(xué)會(huì)了利 Max+plus 和 QuarterII 軟件進(jìn)行原理圖的繪制，硬件描述語言 VHDL 的編寫，程序的仿真等工作。 此次的數(shù)字鐘設(shè)計(jì)重在于按鍵的控制和各個(gè)模塊代碼的編寫，雖然能把鍵盤接口和各個(gè)模塊的代碼編寫出來，并能正常顯示，但對(duì)于各個(gè)模塊的優(yōu)化設(shè)計(jì)還 有一定的缺陷和不足。 ，發(fā)現(xiàn)的月加到 12 時(shí)，年則在沒有按鍵按下的情況下一直加計(jì)數(shù)。故提出改進(jìn)方案為用一個(gè)按鍵控制數(shù)碼管的片選，再用兩個(gè)按鍵控制計(jì)數(shù)的加減。 34 致謝 在論文完成之際，我首先要向指導(dǎo) 老師和志強(qiáng)和章瑞平 老師表示最真摯的謝意。 對(duì)于我以后的工作和學(xué)習(xí)都是一種巨大的幫助，感謝他 耐心的輔導(dǎo)。 由于本人學(xué)識(shí)有限，加之時(shí)間倉促，文中不免有錯(cuò)誤和待改進(jìn)之處，真誠歡迎各位師長、同學(xué)提出寶貴意見。 entity yue is port(enl,res,clk,yadd,ydec:in std_logic。 architecture SEC of yue is begin process(enl,clk,res) variable y0,y1:std_logic_vector(3 downto 0)。 y1:=0000。event and clk=39。 if yadd=39。 then if y0=0010 and y1=0001 then y0:=0001。 elsif y01001 then y0:=y0+1。 y1:=y1+1。 then 36 if y0=0001 and y1=0000 then y0:=0010。 y1:=y11。 if ((y0=0100 or y0=0110 or y0=1001 ) and y1=0000)or (y0=0000 and y1=0001) then ysel=39。 end if。039。 end process。 use 。 nsel:out std_logic)。139。 n3:=0000。 then if nadd=39。 then if n01001 then n0:=n0+1。 n2:=n2+1。 end if。 elsif ndec=39。 n1:=1001。 n1:=1001。 n1:=1001。 end if。039。039。139。039。 end if。 d=n3。 use 。 m0,m1,f0,f1,s0,s1,r0,r1,y0,y1,n0,n1,n2,n3:in std_logic_vector(3 downto 0)。 architecture st of seltime is signal count:std_logic_vector(3 downto 0)。139。 end if。 when1001=dataout=s0。 when0011=dataout=m0。 when1001=dataout=n2。 when0101=dataout=y0。 end case。 9JWKf f wv Gt YM*J gamp。 84 9G x^ Gj qv ^$ UE9 w Ew Z Qc UE% amp。 MuW FA 5ux Y7J nD 6Y WRr W wc^ vR 9C pb K! zn% Mz 849 Gx ^Gj qv^ $U E9 wE w Z Qc UE% amp。 MuWF A5 ux^ Gj q v^$ UE 9w E wZ Qc U E% amp。 M uWF A5u xY 7