【正文】 input clk, reset, of, clr。 output[1:0] latch_stat, stat。 counter_clrn = 1。 reset_reg = 1。 if(reset_reg == 0) begin //非復(fù)位周期 counter_clrn = 0。 if(of == 1) begin //有溢出 clrof = 1。 (IN4 == 0)) begin //檔位不夠 flag = 2。 if(flag == 1) begin // 溢出 if(stat_reg == 3) begin // 已經(jīng)在最高檔 latch_stat = 2。 if(stat_reg == 0) begin //當(dāng)前在最 低檔 stat_reg = 0。 latch_clk = 0。 //T4 下降沿打入 STAT end endmodule 第四章 誤差分析及改進(jìn) 經(jīng)過下載測試，實際的測量誤差在 1～ 2 檔時，誤差在 1 310? ～ 4 310? 數(shù)量級，在 3～ 4 檔時，誤差相對大一些，一般＞ 4 310? ，這是由于計數(shù)分頻時計數(shù)值為近似值造成的系統(tǒng)誤 差。具體程序見附錄。 output out_gate, out_clr, out_trigger。 end else if(reset) begin counter = 1032。 end else if(counter = 1023) begin out_trigger = 0。b00000000001。 else if(counter == 1031) out_clr = 1。 counter = counter + 1。 out_clr = 0。 reg out_gate, out_clr, out_trigger。 out_trigger = 0。 out_trigger = 0。amp。 out_trigger = 0。 out_gate = 0。 input[3:0] in。 end else if(reset) begin out = 0。 input[1:0] STAT。 always (posedge CLK1024 or posedge trigger or posedge RESET) begin if(RESET) begin if(STAT == 0) begin counter = 10240。 FCLR = 0。 end else if((STAT == 2) || (STAT == 3)) begin counter = 103。 counter = counter + 1。 if((counter == 10241) || (counter == 10243) || (counter == 10245)) begin FCLR = 0。 FTRIGGER = 0。 counter = counter + 1。 FCLR = 0。 counter = counter + 1。 if((counter == 1025) || (counter == 1027) || (counter == 1029)) begin FCLR = 0。 FTRIGGER = 0。 FTRIGGER = 0。 FCLR = 0。 counter = counter + 1。 if((counter == 104) || (counter == 106) || (counter == 108)) begin FCLR = 0。 FTRIGGER = 0。 counter = counter + 1。 FCLR = 0。 UE9aQGn8xp$Ramp。ksv*3t nGK8!z89Am YWpazadNuKNamp。 ksv*3t nGK8! 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