【文章內(nèi)容簡(jiǎn)介】 10240。 end else if(STAT == 1) begin counter = 1024。 end else if((STAT == 2) || (STAT == 3)) begin counter = 103。 end FGATE = 0。 FCLR = 0。 FTRIGGER = 0。 end else if(trigger) begin if(STAT == 0) begin counter = 10240。 end else if(STAT == 1) begin counter = 1024。 end else if((STAT == 2) || (STAT == 3)) begin counter = 103。 end end else begin if(STAT == 0) begin if(counter = 10239) begin FGATE = 1。 FTRIGGER = 0。 FCLR = 0。 counter = counter + 1。 end else if((counter = 10240) amp。amp。 (counter = 10247)) begin FGATE = 0。 if((counter == 10241) || (counter == 10243) || (counter == 10245)) begin FCLR = 0。 FTRIGGER = 1。 counter = counter + 1。 end else if(counter == 10247) begin FCLR = 1。 FTRIGGER = 0。 counter = 0。 end else begin FCLR = 0。 FTRIGGER = 0。 counter = counter + 1。 end end else begin counter = 0。 FGATE = 0。 FTRIGGER = 0。 FCLR = 0。 end end else if(STAT == 1) begin if(counter = 1023) begin FGATE = 1。 FTRIGGER = 0。 FCLR = 0。 counter = counter + 1。 end else if((counter = 1024) amp。amp。 (counter = 1031)) begin FGATE = 0。 if((counter == 1025) || (counter == 1027) || (counter == 1029)) begin FCLR = 0。 FTRIGGER = 1。 counter = counter + 1。 end else if(counter == 1031) begin FCLR = 1。 FTRIGGER = 0。 counter = 0。 end else begin FCLR = 0。 counter = counter + 1。 FTRIGGER = 0。 end end else begin counter = 0。 FGATE = 0。 FTRIGGER = 0。 FCLR = 0。 end end else if((STAT == 2) || (STAT == 3)) begin if(counter = 102) begin FGATE = 1。 FTRIGGER = 0。 FCLR = 0。 counter = counter + 1。 end else if((counter = 103) amp。amp。 (counter = 110)) begin FGATE = 0。 if((counter == 104) || (counter == 106) || (counter == 108)) begin FCLR = 0。 FTRIGGER = 1。 counter = counter + 1。 end else if(counter == 110) begin FCLR = 1。 FTRIGGER = 0。 counter = 0。 end else begin FCLR = 0。 FTRIGGER = 0。 counter = counter + 1。 end end else begin counter = 0。 FGATE = 0。 FTRIGGER = 0。 FCLR = 0。 end end end end endmodule 參考文獻(xiàn) [1] 基于 Verilog 的數(shù)字系統(tǒng)應(yīng)用設(shè)計(jì) .王鈿 卓興旺 編著 .北京：國(guó)防工業(yè)出版社， [2] 數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog 編著 .北京：電子工業(yè)出版社， [3] Verilog 數(shù)字系統(tǒng) 設(shè)計(jì) 教程 .夏宇聞 編著 .北京航空航天出版社 ， [4] VLSI 數(shù)字信號(hào)處理系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn) .(美 ) 著 . 陳弘毅等譯 .北京：機(jī)械 工業(yè)出版社， 內(nèi)部資料 請(qǐng)勿外傳 9JWKf wvGt YM*Jgamp。 6a*CZ7H$dq8Kqqf HVZFedswSyXTyamp。 QA9wkxFyeQ^! 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