【文章內(nèi)容簡(jiǎn)介】 基準(zhǔn)信號(hào)圖 2第二章 頻率計(jì)測(cè)量頻率的層次化設(shè)計(jì)方案 4 位十進(jìn)制計(jì)數(shù)器模塊4 位十進(jìn)制計(jì)數(shù)器模塊包含 4 個(gè)級(jí)聯(lián)十進(jìn)制計(jì)數(shù)器，用來(lái)對(duì)施加到時(shí)鐘脈沖輸入端的待測(cè)信號(hào)產(chǎn)生的脈沖進(jìn)行計(jì)數(shù)，十進(jìn)制計(jì)數(shù)器具有集束使能、清零控制和進(jìn)位擴(kuò)展輸出的功能。使能信號(hào)和清零信號(hào)由閘門控制模塊的控制信號(hào)發(fā)生器所產(chǎn)生來(lái)對(duì) 4 個(gè)級(jí)聯(lián)十進(jìn)制計(jì)數(shù)器周期性的計(jì)數(shù)進(jìn)行控制。(1)十進(jìn)制計(jì)數(shù)器元件的設(shè)計(jì)十進(jìn)制計(jì)數(shù)器的程序如下：library ieee。use 。use 。entity jishu10 isport(clk,rst,en:in std_logic。cq:out std_logic_vector(3 downto 0)。cout:out std_logic)。電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 9 9end jishu10。architecture behav of jishu10 isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(3 downto 0)。beginif rst=39。139。 then cqi:=(others=39。039。)。elsif clk39。event and clk=39。139。 thenif en=39。139。 thenif cqi9 then cqi:=cqi+1。else cqi:=(others=39。039。)。end if。end if。end if。if cqi=9 then cout=39。139。else cout=39。039。end if。cq=cqi。end process。end behav。在源程序中 COUT 是計(jì)數(shù)器進(jìn)位輸出；CQ[3..0]是計(jì)數(shù)器的狀態(tài)輸出；CLK 是始終輸入端；RST 是復(fù)位控制輸入端，當(dāng) RST=1 時(shí)， CQ[3..0]=0；EN 是使能控制輸入端，當(dāng) EN=1 時(shí)，計(jì)數(shù)器計(jì)數(shù)，當(dāng) EN=0 時(shí)，計(jì)數(shù)器保持狀態(tài)不變。編譯成功后進(jìn)行仿真，其仿真波形如下：電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 10 10圖 3在項(xiàng)目編譯仿真成功后，將設(shè)計(jì)的十進(jìn)制計(jì)數(shù)器電路設(shè)置成可調(diào)用的元件，用于以下的頂層設(shè)計(jì)。圖 4(2）4 位十進(jìn)制計(jì)數(shù)器的頂層設(shè)計(jì)新建一個(gè)原理圖編輯窗，從當(dāng)前的工程目錄中凋出 4 個(gè)十進(jìn)制計(jì)數(shù)器元件，并按如圖所示的 4 位十進(jìn)制計(jì)數(shù)器的頂層原理圖完成電路連接。電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 11 11圖 5完成 4 位十進(jìn)制計(jì)數(shù)器的原理圖編輯以后，即可進(jìn)行仿真測(cè)試和波形分析，其仿真輸出波形如圖所示，當(dāng) RST=0、EN=1 是其計(jì)數(shù)值在 0 到 9999 之間循環(huán)變化，COUT 為計(jì)數(shù)進(jìn)位輸出信號(hào)，作為后面的量程自動(dòng)切換模塊的輸入脈沖。圖 6電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 12 12因此仿真結(jié)果正確無(wú)誤，可將以上設(shè)計(jì)的 4 位十進(jìn)制計(jì)數(shù)器設(shè)置成可調(diào)用的元件，以備高層設(shè)計(jì)中使用，其元件符號(hào)圖如下圖所示。圖 7 控制模塊設(shè)計(jì)1）閘門信號(hào)的設(shè)計(jì)頻率計(jì)電路工作時(shí)先要產(chǎn)生一個(gè)計(jì)數(shù)允許信號(hào)（即閘門信號(hào)） ，閘門信號(hào)的寬度為單位時(shí)間，如 1S。在閘門信號(hào)有效時(shí)間內(nèi)，對(duì)被測(cè)信號(hào)計(jì)數(shù)，即為信號(hào)的頻率。該頻率計(jì)電路的精度取決于閘門信號(hào) T。本設(shè)計(jì)中選取的基準(zhǔn)信號(hào)頻率為 750khz，為了得到 1s 高電平的周期性閘門信號(hào)，本設(shè)計(jì)采用對(duì)頻率為 750khz 基準(zhǔn)信號(hào)先進(jìn)行 75 分頻，再進(jìn)行 3 個(gè) 10 分頻，最后進(jìn)行11 分頻，再用非門對(duì)分頻出的信號(hào)進(jìn)行取非變換，這樣得到的門閘信號(hào)高電平為 1 秒鐘。（1）75 進(jìn)制計(jì)數(shù)器的程序如下：library ieee。use 。use 。entity jishu75 isport(clk,rst,en:in std_logic。cq:out std_logic_vector(7 downto 0)。cout:out std_logic)。end jishu75。電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 13 13architecture behav of jishu75 isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(7 downto 0)。beginif rst=39。139。 then cqi:=(others=39。039。)。elsif clk39。event and clk=39。139。 thenif en=39。139。 thenif cqi74 then cqi:=cqi+1。else cqi:=(others=39。039。)。end if。end if。end if。if cqi=74 then cout=39。139。else cout=39。039。end if。cq=cqi。end process。end behav。編譯成功后生成元件圖如下：電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 14 14圖 8（2）11 進(jìn)制計(jì)數(shù)器的程序如下：library ieee。use 。use 。entity jishu11 isport(clk,rst,en:in std_logic。cq:out std_logic_vector(3 downto 0)。cout:out std_logic)。end jishu11。architecture behav of jishu11 isbeginprocess(clk,rst,en)variable cqi:std_logic_vector(3 downto 0)。beginif rst=39。139。 then cqi:=(others=39。039。)。elsif clk39。event and clk=39。139。 then電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 15 15if en=39。139。 thenif cqi10 then cqi:=cqi+1。else cqi:=(others=39。039。)。end if。end if。end if。if cqi=10 then cout=39。139。else cout=39。039。end if。cq=cqi。end process。end behav。編譯成功后生成元件圖如下：圖 92）.D 觸發(fā)器的設(shè)計(jì)其程序如下：library ieee。use 。電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 16 16entity reg_2 isport(clk,d:in std_logic。q:out std_logic)。end reg_2。architecture behav of reg_2 issignal q1:std_logic。begin process(clk)begin if clk39。event and clk=39。139。 then q1=d。end if。end process。q=q1。end behav。編譯成功后生成如下元件圖：圖 10電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 17 17將生成的 75 進(jìn)制計(jì)數(shù)器、11 進(jìn)制計(jì)數(shù)器、10 進(jìn)制計(jì)數(shù)器和非門按下圖連接來(lái)得到1S 高電平門閘信號(hào)。圖 11將其電路圖進(jìn)行仿真，其仿真波形如下：圖 12對(duì)照其仿真波形，其輸出門閘信號(hào)高電平為 1S，符合設(shè)計(jì)，將其電路生成如下元件電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 18 18圖，以便頂層調(diào)用。圖 132）.控制信號(hào)發(fā)生器模塊該模塊主要根據(jù)輸入高電平的 1S 閘門信號(hào)，產(chǎn)生計(jì)數(shù)允許信號(hào) EN，該信號(hào)的高電平的持續(xù)時(shí)間即計(jì)數(shù)允許時(shí)間，與輸入的門閘控制時(shí)鐘脈沖周期相同；產(chǎn)生清零信號(hào)RST，在計(jì)數(shù)使能前對(duì)計(jì)數(shù)器先清零；產(chǎn)生存儲(chǔ)信號(hào) LOAD，在計(jì)數(shù)結(jié)束后，利用上升沿把最新的頻率測(cè)量值保存在顯示寄存器中。為了產(chǎn)生清零信號(hào) RST，使能信 EN 和存儲(chǔ)信號(hào) LOAD。不失一般性，控制信號(hào)發(fā)生器用 74161 構(gòu)成 4 分頻計(jì)數(shù)器，用一個(gè)與非門，一個(gè)或非門和一個(gè)異或門實(shí)現(xiàn) 3 種譯碼狀態(tài)，與閘門模塊按下圖連接。圖 14編譯成功后進(jìn)行仿真，其仿真波形如下：電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 19 19圖 15該功能正確無(wú)誤后生成的元件符號(hào)圖如下圖所示。圖 16 分頻模塊的設(shè)計(jì)當(dāng)被測(cè)頻率超出量程時(shí)，設(shè)計(jì)分頻模塊對(duì)被測(cè)頻率進(jìn)行分頻衰減，單位上升，從而擴(kuò)大測(cè)量頻率的范圍。1).四選一數(shù)據(jù)選擇器四選一數(shù)據(jù)選擇器的程序如下：library ieee。use 。電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 20 20use 。entity si_xuan_1 isport(a,b,c1,c2,c3,c4:in std_logic。y:out std_logic)。end si_xuan_1。architecture behav of si_xuan_1 issignal x:std_logic_vector(1 downto 0)。beginprocess(a,b)beginx=bamp。a。case x is