【文章內(nèi)容簡(jiǎn)介】 以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。 Verilog HDL 語(yǔ)言不僅定義了語(yǔ)法，而且對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義。因此，用這種語(yǔ)言編寫的模型能夠使用 Ve rilog 仿真器進(jìn)行驗(yàn)證。語(yǔ)言從 C 編程語(yǔ)言中繼承了多種 操作符和結(jié)構(gòu)。 Verilog HDL 提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。但是， Verilog 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 11 HDL 語(yǔ)言的核心子集非常易于學(xué)習(xí)和使用，這對(duì)大多數(shù)建模應(yīng)用來說已經(jīng)足夠。當(dāng)然 ,完整的硬件描述語(yǔ)言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。 主要功能 下面列出的是 Verilog 硬件描述語(yǔ)言的主要能力： ? 基本邏輯門，例如 and、 or 和 nan d 等都內(nèi)置在語(yǔ)言中。 ? 用戶定義原語(yǔ)（ UP）創(chuàng)建的靈活性。用戶定義的原語(yǔ)既可以是組合邏輯原語(yǔ)，也可以是時(shí)序邏輯原語(yǔ)。 ? 開關(guān)級(jí)基本結(jié)構(gòu)模型，例如 pmos 和 nmos 等 也被內(nèi)置在語(yǔ)言中。 ? 提供顯式語(yǔ)言結(jié)構(gòu)指定設(shè)計(jì)中的端口到端口的時(shí)延及路徑時(shí)延和設(shè)計(jì)的時(shí)序檢查。 ? 可采用三種不同方式或混合方式對(duì)設(shè)計(jì)建模。這些方式包括：行為描述方式— 使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式 — 使用連續(xù)賦值語(yǔ)句方式建模；結(jié)構(gòu)化方式 —使用門和模塊實(shí)例語(yǔ)句描述建模。 ? Verilog HDL 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲(chǔ)元件。 ? 能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。 ? 設(shè)計(jì)的規(guī)?？梢允侨我獾?；語(yǔ)言不對(duì)設(shè)計(jì)的規(guī)模（大?。┦┘尤魏?限制。 ? Verilog HDL 不再是某些公司的專有語(yǔ)言而是 IEEE 標(biāo)準(zhǔn)。 ? 人和機(jī)器都可閱讀 Verilog 語(yǔ)言，因此它可作為 EDA 的工具和設(shè)計(jì)者之間的交互語(yǔ)言。 ? Verilog HDL 語(yǔ)言的描述能力能夠通過使用編程語(yǔ)言接口（ PLI）機(jī)制進(jìn)一步擴(kuò)展。 PLI 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設(shè)計(jì)者與模擬器交互的例程集合。 ? 設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開關(guān)級(jí)、門級(jí)、寄存器傳送級(jí)（ RTL）到算法級(jí)，包括進(jìn)程和隊(duì)列級(jí)。 ? 能夠使用內(nèi)置開關(guān)級(jí)原語(yǔ)在開關(guān)級(jí)對(duì)設(shè)計(jì)完整建模。 ? 同一語(yǔ)言可用于生成模擬激勵(lì)和指定測(cè) 試的驗(yàn)證約束條件，例如輸入值的指定。 ? Verilog HDL 能夠監(jiān)控模擬驗(yàn)證的執(zhí)行，即模擬驗(yàn)證執(zhí)行過程中設(shè)計(jì)的值能基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) 12 夠被監(jiān)控和顯示。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報(bào)告消息。 ? 在行為級(jí)描述中， Verilog HDL 不僅能夠在 RTL 級(jí)上進(jìn)行設(shè)計(jì)描述，而且能夠在體系結(jié)構(gòu)級(jí)描述及其算法級(jí)行為上進(jìn)行設(shè)計(jì)描述。 ? 能夠使用門和模塊實(shí)例化語(yǔ)句在結(jié)構(gòu)級(jí)進(jìn)行結(jié)構(gòu)描述。 ? 如圖顯示了 Verilog HDL 的混合方式建模能力，即在一個(gè)設(shè)計(jì)中每個(gè)模塊均可以在不同設(shè)計(jì)層次上建模。 ? Verilog HDL 還具有內(nèi)置邏輯 函數(shù)，例如 amp。（按位與）和 |（按位或）。 ? 對(duì)高級(jí)編程語(yǔ)言結(jié)構(gòu)，例如條件語(yǔ)句、情況語(yǔ)句和循環(huán)語(yǔ)句，語(yǔ)言中都可以使用。 ? 可以顯式地對(duì)并發(fā)和定時(shí)進(jìn)行建模。 ? 提供強(qiáng)有力的文件讀寫能力。 ? 語(yǔ)言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊(duì)列上的事件順序在標(biāo)準(zhǔn)中沒有定義。 圖 混合設(shè)計(jì)層次 圖 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 13 第三章 數(shù)字化時(shí)鐘系統(tǒng)硬件設(shè)計(jì) 系統(tǒng) 核心板電路分析 本系統(tǒng)采用的開發(fā)平臺(tái)標(biāo)配的核心板是 QuickSOPC,可以實(shí)現(xiàn) EDA、 SOP 和 DSP 的實(shí)驗(yàn)及研發(fā)。本系統(tǒng)采用 QuickSOPC 標(biāo)準(zhǔn)配置為 Altera 公司的 EP1C6Q240C8 芯片。 （ 1） 核心板的硬件資源 核心板采用 4 層板精心設(shè)計(jì)，采用 120 針接口。 QuickSOPC 核心板的硬件原理框圖 如圖 21 所示： 圖 QuickSOPC 硬件方塊圖 （ 2） FPGA 電路 核心板 QuickSOPC 上所用的 FPGA 為 Altera 公司 Cyclone 系列的 EP1C6Q240。EP1C6Q240 包含有 5980 個(gè)邏輯單元和 92Kbit 的片上 RAM。 EP1C6Q240 有 185 個(gè)用戶I/O 口，封裝為 240Pin PQFP。核心板 EP1C6Q240 器件特性如表 21。 基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) 14 表 31 核心 EP1C6Q240 器件特性 ： 特性 核心板 EP1C6Q240 器件 邏輯單元（ LE） 5980 M4K RAM 塊 20 RAM 總量（ bit） 92160 PLL(個(gè) ) 2 最大用戶 I/O 數(shù)（個(gè)） 185 配置二進(jìn)制文件（ .rbf）大小（ bit） 1167216 可選串行主動(dòng)配置器件 EPCS1/ EPCS4/ EPCS16 （ 3） 配置電路 Cyclone FPGA 的配置方式包括：主動(dòng)配置模式、被動(dòng)配置模式以及 JTAG 配置模式。本系統(tǒng)采用的是 JTAG 配置模式下載配置數(shù)據(jù)到 FPGA。 通過 JTAG 結(jié)果，利用 Quartus II 軟件可以直接對(duì) FPGA 進(jìn)行單獨(dú)的硬件重新配置。Quartus II 軟件在編譯時(shí)會(huì)自動(dòng)生成用于 JTAG 配置的 .sof 文件。 Cyclone FPGA 設(shè)計(jì)成的 JTAG 指令比其他任何器件操作模式的優(yōu)先級(jí)都高，因此 JTAG 配置可隨時(shí)進(jìn)行而不用等待其他配置模式完成。 JTAG 模式使用 4 個(gè)專門的信號(hào)引腳： TDI、TDO、 TMS 以及 TCK。 JTAG 的 3 個(gè)輸入腳 TDI、 TMS 和 TCK 具有內(nèi)部弱上拉，上拉電阻大約為 25kΩ 。在 JGTA 進(jìn)行配置的時(shí)候，所有用戶 I/O 扣都為高阻態(tài)。 （ 4） 時(shí)鐘電路 FPGA 內(nèi)部沒振蕩電路，使用有源晶振是比較理想的選擇。 EP1C6Q240C8 的輸入的時(shí)鐘頻率范圍為 ~387MHz，經(jīng)過內(nèi)部的 PLL 電路后可輸出 ~275MHz的系統(tǒng)時(shí)鐘。當(dāng)輸入時(shí)鐘頻率較低時(shí)，可以使用 FPGA 的內(nèi)部 PLL 調(diào)整 FPGA 所需的系統(tǒng)時(shí)鐘，使系統(tǒng)運(yùn)行速度更快。 核心板包含一個(gè) 48MHz 的有源晶振作為系統(tǒng)的時(shí)鐘源。如圖 22 所示。為了得到一個(gè)穩(wěn)定、精確的時(shí)鐘 頻率，有源晶振的供電電源經(jīng)過了 LC 濾波。 本 系統(tǒng)硬件整體設(shè)計(jì)框圖如圖 23 所示 ： 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 15 圖 數(shù)字時(shí)鐘系統(tǒng)硬件電路總體框圖 系統(tǒng)主板 電路 分析 時(shí)鐘模塊電路 FPGA 內(nèi)部沒振蕩電路，使用有源晶振是比較理想的選擇。 EP1C6Q240C8 的輸入的時(shí)鐘頻率范圍為 ~387MHz，經(jīng)過內(nèi)部的 PLL 電路后可輸出 ~275MHz 的系統(tǒng)時(shí)鐘。當(dāng)輸入時(shí)鐘頻率較低時(shí)，可以使用 FPGA 的內(nèi)部 PLL 調(diào)整 FPGA 所需的系統(tǒng)時(shí)鐘，使系統(tǒng)運(yùn)行速度更快。 核心板包含一個(gè) 50MHz 的有源晶振作為系統(tǒng)的時(shí)鐘源。為了得到 一個(gè)穩(wěn)定、精確的時(shí)鐘頻率，有源晶振的供電電源經(jīng)過了 LC 濾波。 圖 系統(tǒng)時(shí)鐘電路圖 顯示電路 由于本設(shè)計(jì)需要顯示時(shí)間信息包括：時(shí)、分、秒 ， 顯所以采用 主板上七段數(shù)碼管 顯示 電路 與系統(tǒng)連接實(shí)現(xiàn)顯示模塊的功能。 基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) 16 主板上七段數(shù)碼管顯示電路如圖 24 所示， RP4 和 RP6 是段碼上的限流電阻，位碼由于電流較大，采用了三極管驅(qū)動(dòng)。 圖 七段數(shù)碼管顯示電路圖 數(shù)碼管 LED 顯示是工程項(xiàng)目中使用較廣的一種輸出顯示器件。常見的數(shù)管有共陰和 共陽(yáng) 2 種。共陰數(shù)碼管是將 8 個(gè)發(fā)光二極管的陰極連接在一起作為 公共端，而共陽(yáng)數(shù)碼管是將 8 個(gè)發(fā)光二極管的陽(yáng)極連接在一起作為公共端。公共端常被稱作位碼，而將其他的 8 位稱作段碼。如圖 25 所示為共陽(yáng)數(shù)碼管及其電路，數(shù)碼管有 8 個(gè)段分別為： h、 g、 f、 e、 d、 c、 b 和 a（ h 為小數(shù)點(diǎn)） ，只要公共端為高電平“ 1” ，某個(gè)段輸出低電平“ 0”則相應(yīng)的段就亮。 圖 七段數(shù)碼管顯示電路圖 從電路可以看出，數(shù)碼管是共陽(yáng)的，當(dāng)位碼驅(qū)動(dòng)信號(hào)為 0 時(shí)，對(duì)應(yīng)的數(shù)碼管才能操作；當(dāng)段碼驅(qū)動(dòng)信號(hào)為 0 時(shí)，對(duì)應(yīng)的段碼點(diǎn)亮。 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 17 鍵盤控制電路 鍵盤控制電路要實(shí)現(xiàn)時(shí)鐘系統(tǒng)調(diào)時(shí)的 功能和鬧鈴開關(guān)的功能。本設(shè)計(jì)采用 主板上的獨(dú)立鍵盤 來實(shí)現(xiàn)這兩個(gè)功能。當(dāng)鍵盤被按下是為“ 0”，未被按下是為“ 1”。 電路連接圖如圖 26 所示 。電路中為了防止 FPGA 的 I/O 設(shè)為輸出且為高電平在按鍵下直接對(duì)地短路，電阻 RP RP10 對(duì)此都能起到保護(hù)作用。 圖 鍵盤電路圖 蜂鳴電路設(shè)計(jì) 如圖 27 所示，蜂鳴器使用 PNP 三極管進(jìn)行驅(qū)動(dòng)控制，蜂鳴器使用的是交流蜂鳴器。當(dāng)在 BEEP 輸入一定頻率的脈沖時(shí)，蜂鳴器蜂鳴，改變輸入頻率可以改變蜂鳴器的響聲。因此可以利用一個(gè) PWM 來控制 BEEP，通過改變 PWM 的頻率來得到不同的聲響，也可以用來播放音樂。若把 JP7 斷開， Q4 截止，蜂鳴器停止蜂鳴。 圖 蜂鳴電路圖 基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) 18 第四章 數(shù)字化時(shí)鐘系統(tǒng)軟件設(shè)計(jì) 整體方案介紹 整體設(shè)計(jì)描述 設(shè)計(jì)中的數(shù)字時(shí)鐘，帶有按鍵校準(zhǔn)，定點(diǎn)報(bào)時(shí)，數(shù)碼管顯示等功能。因此數(shù)字時(shí)鐘所包含的模塊可分為，分頻模塊，按鍵模塊，計(jì)時(shí)校準(zhǔn)模塊，鬧鐘模塊， LED 顯示模塊，模塊之間的關(guān)系下圖： 圖 整體模塊框圖 針對(duì)框圖流程，設(shè)定出各個(gè)模塊的需求： 分頻電路： 針對(duì)計(jì)時(shí)器模塊與鬧鐘設(shè)定模塊的需求，可以知道分頻模塊需要生成一個(gè) 1Hz 的頻率信號(hào)，確保計(jì)時(shí) 模塊可以正常計(jì)數(shù)。 計(jì)時(shí)器模塊： 計(jì)數(shù)模塊的作用是收到分頻模塊 1Hz 頻率的信號(hào)線，能進(jìn)行正確計(jì)時(shí)，并且可以通過按鍵進(jìn)行時(shí)間的修改，且當(dāng)整點(diǎn)時(shí)，給蜂鳴器產(chǎn)生使能信號(hào)，進(jìn)行整點(diǎn)報(bào)時(shí)，播放音樂。 鬧鐘設(shè)定模塊： 可根據(jù)按鍵的設(shè)定鬧鐘的時(shí)間，當(dāng)計(jì)時(shí)模塊的時(shí)間與鬧鐘設(shè)定模塊的時(shí)間相等的時(shí)候，給蜂鳴器一個(gè)使能信號(hào)，蜂鳴器鬧鈴。 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 19 蜂鳴器模塊： 根據(jù)計(jì)時(shí)模塊，鬧鐘模塊給出的使能信號(hào)，判定蜂鳴器是整點(diǎn)報(bào)時(shí)，還是鬧鐘響鈴。整點(diǎn)報(bào)時(shí)會(huì)播放音樂，鬧鐘時(shí)嘀嘀嘀報(bào)警。 LED 顯示模塊： 根據(jù)實(shí)際的需求顯示計(jì)時(shí)模塊的時(shí)間，還是鬧鐘設(shè)定 模塊的時(shí)間， 8 個(gè)七段碼 LED數(shù)碼管，進(jìn)行掃描方式顯示數(shù)據(jù)。 整體信號(hào)定義 對(duì)整個(gè)模塊進(jìn)行信號(hào)定義。 接口及寄存器定義 module clock(clk,key,dig,seg,beep)。// 模塊名 clock input clk。 // 輸入時(shí)鐘 input [4:0] key。 //輸入按鍵 ， key[3:0]分別為秒，分鐘，小時(shí)的增加按鍵。 Key[4]為鬧鐘設(shè)置按鍵， key[5]為校準(zhǔn)設(shè)置按鍵。 output [7:0] dig。 // 數(shù)碼管選擇輸出引腳 a output [7:0] seg。 // 數(shù)碼管段輸出引腳 output beep。 //蜂鳴器輸出端 reg [7:0] seg_r = 839。h0。 //定義數(shù)碼管輸出寄存器 reg [7:0] dig_r。 //定義數(shù)碼管選擇輸出寄存器 reg [3:0] disp_dat。 // 定義顯示數(shù)據(jù)寄存器 reg [8:0] count1。 //定義計(jì)數(shù)寄存器 reg [14:0] count。 //定義計(jì)數(shù)中間寄存器 reg [23:0] hour = 2439。h235956。 // 定義現(xiàn)在時(shí)刻寄存器 reg [23:0] clktime = 2439。h000000。 //定義設(shè)定鬧鐘 reg [1:0] keyen = 239。b11。 // 定義標(biāo)志位 reg [4:0] dout1 = 539。b11111。 reg [4:0] dout2 = 539。b11111。 reg [4:0] dout3 = 539。b11111。 // 寄存器 wire [4:0] key_done。 // 按鍵消抖輸出 reg [15:0] beep_count = 1639。h0。 //蜂鳴器寄存器 reg [15:0] beep_count_end = 1639。hffff。 //蜂鳴器截止寄存器 reg clktime_en = 139。b1。 //鬧鐘使能寄存器 reg sec 。 //1 秒時(shí)鐘 reg clk1。 //1ms 時(shí)鐘 基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) 20 reg beep_r。 //寄存器 wire beepen。 //鬧鐘使能信號(hào)