【正文】 減少系統(tǒng)硬件 的繁雜，當(dāng)系統(tǒng)時間到達(dá)鬧鈴時間和整點報時的時間，蜂鳴器才會響起。通過查找書本 ，修改 輸出引腳 ，解決了這個問題。（由于圖片限制校時狀態(tài)下和鬧鐘設(shè)定類似不予以截圖。 軟件編譯后的結(jié)果： 圖 軟件編譯結(jié)果圖 通過上圖 可以知道，整個設(shè)計值用了 383 個邏輯單元，占用很少的資源。hff。 //顯示 9 439。h7:seg_r = 839。h99。 //顯示 1 439。d7:dig_r = 839。b11101111。 //選擇第二個數(shù)碼 管顯示 339。 //時十位 default:disp_dat = 439。d12:disp_dat = hour[15:12]。 //秒個位 439。d5:disp_dat = 439。 //秒十位 439。 在此設(shè)計中占非常重要的地位，它是確保時間能直觀呈現(xiàn)的橋梁。 end //鬧鈴使能控制 always (posedge clk) begin if (!keyen[0]) //判斷鬧鈴是否有取消 clktime_en = 139。h2,439。h6a88。 //中音 1 的分頻系數(shù)值 439。h1:beep_count_end = 1639。(!(beep_count_end == 1639。整點報時的時候，播放音樂， 10 秒音樂播報完后停止整點報時。因此改變 key 的值，觀察仿真結(jié)果是否正確。 assign key_done = key|dout3。h0。b1。ha) //加到 10，復(fù)位 begin hour[11:8] = 439。 hour[7:4] = hour[7:4] + 139。以此類推，當(dāng)分十位 hour[15,12]為 5 和分個位為 9 時（即 59 分），時個位加 1,與此同時分個位 hour[19,16]和分十位都清零。d0。 if(count == 1539。 //寄存器 wire beepen。h0。 // 定義標(biāo)志位 reg [4:0] dout1 = 539。 // 定義顯示數(shù)據(jù)寄存器 reg [8:0] count1。 Key[4]為鬧鐘設(shè)置按鍵， key[5]為校準(zhǔn)設(shè)置按鍵。 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 19 蜂鳴器模塊： 根據(jù)計時模塊，鬧鐘模塊給出的使能信號，判定蜂鳴器是整點報時，還是鬧鐘響鈴。 圖 鍵盤電路圖 蜂鳴電路設(shè)計 如圖 27 所示，蜂鳴器使用 PNP 三極管進行驅(qū)動控制，蜂鳴器使用的是交流蜂鳴器。公共端常被稱作位碼，而將其他的 8 位稱作段碼。當(dāng)輸入時鐘頻率較低時，可以使用 FPGA 的內(nèi)部 PLL 調(diào)整 FPGA 所需的系統(tǒng)時鐘，使系統(tǒng)運行速度更快。 （ 4） 時鐘電路 FPGA 內(nèi)部沒振蕩電路，使用有源晶振是比較理想的選擇。 基于 FPGA的數(shù)字時鐘設(shè)計 14 表 31 核心 EP1C6Q240 器件特性 ： 特性 核心板 EP1C6Q240 器件 邏輯單元（ LE） 5980 M4K RAM 塊 20 RAM 總量（ bit） 92160 PLL(個 ) 2 最大用戶 I/O 數(shù)（個） 185 配置二進制文件（ .rbf）大?。?bit） 1167216 可選串行主動配置器件 EPCS1/ EPCS4/ EPCS16 （ 3） 配置電路 Cyclone FPGA 的配置方式包括：主動配置模式、被動配置模式以及 JTAG 配置模式。 ? 語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊列上的事件順序在標(biāo)準(zhǔn)中沒有定義。 ? 在行為級描述中， Verilog HDL 不僅能夠在 RTL 級上進行設(shè)計描述，而且能夠在體系結(jié)構(gòu)級描述及其算法級行為上進行設(shè)計描述。 ? 人和機器都可閱讀 Verilog 語言，因此它可作為 EDA 的工具和設(shè)計者之間的交互語言。 ? 提供顯式語言結(jié)構(gòu)指定設(shè)計中的端口到端口的時延及路徑時延和設(shè)計的時序檢查。語言從 C 編程語言中繼承了多種 操作符和結(jié)構(gòu)。 II 菜單欄 圖 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 9 圖 II 菜單 欄 按鍵功能 圖 功能仿真流程 新建仿真文件 圖 II 菜單欄新建文件夾 圖 基于 FPGA的數(shù)字時鐘設(shè)計 10 功能方正操作 在菜單上點 processing 在下拉菜單中，如下圖： 圖 II 菜單欄 processing 下拉 圖 Verilog HDL 語言介 什么是 verilog HDL 語言 Verilog HDL 是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。 （ 7）【 piler tool】選項：它是一個編譯工具，可以有選擇對項目中的各個文 件進行分別編譯。 （ 7）【 pin planner 】選項：可以使用它將所設(shè)計電路的 I/O 引腳合理的分配到已設(shè)定器件的引腳上。 （ 2）【 Pin】選項：為當(dāng)前層次樹的一個或多個邏輯功能塊分配芯片引腳或芯片內(nèi)的位置。 （ 3）【 New Project Wizard 】選項：創(chuàng)建新工程。 第二章從研究任務(wù)著手，選擇符合設(shè)計要求的常用芯片及其它元器件，詳細(xì)論述了各接口電路的設(shè)計與連接，以模塊化的形式，整合數(shù)字化時鐘硬件的設(shè)計從小到大，從局部到整體，循序漸進，最終實現(xiàn)一個功能齊全的數(shù)字化時鐘系統(tǒng)。 . 國內(nèi)外研究及趨勢 隨著人們生活水平的提高和 生活節(jié)奏的加快，對時間的要求越來越高，精準(zhǔn)數(shù)字計時的消費需求也是越來越多。目前應(yīng)用的數(shù)字鐘不僅可以實現(xiàn)對年、月、日、時、分、秒的數(shù)字顯示，還能實現(xiàn)對電子鐘所在地點的溫度顯示和智能鬧鐘功能，廣泛應(yīng)用于車站、醫(yī)院、機場、碼頭、廁所等公共場所的時間顯示。 本設(shè)計采用 EDA 技術(shù)，以硬件描述語言 Verilog HDL 為系統(tǒng)邏輯描述語言設(shè)計文件，在 QUARTUSII 工具軟件環(huán)境下，采用自頂向下的設(shè)計方法，由各個基本模塊共同構(gòu)建了一個基于 FPGA 的數(shù)字鐘。設(shè)計采用 FPGA 現(xiàn)場可編程技術(shù)，運用自頂向下的設(shè)計思想設(shè)計電子鐘。第二次革命是石英晶體振蕩器的應(yīng)用，發(fā)明了走時精度更高的石英電子鐘表，使鐘表的走時月差從分級縮小到秒級。 第五章對全文的總結(jié)，對本系統(tǒng)功能實現(xiàn)以及制作 過程中需要注意的方面，及整個系統(tǒng)軟件編寫中所吸取的經(jīng)驗教訓(xùn)進行論述，同時，也對整個研究應(yīng)用進行展望。對話框中第一行表示工程所在的工作庫文件夾，第二行表示此項工程的工程名，第三行表示頂層文件的實體名，一般與工程名相同。使用此工具可以對工程進行綜合、仿真、時序分析，等等。 （ 2）【 Start Compilation】選項：開始完全編譯過程，這里包括分析與綜合、適 配、裝配文件、定時分析、網(wǎng)表文件提取等過程。 （ 10）【 powerplay power analyzer tool】選項： PowerPlay 功耗分析工具。 Verilog HDL 語言具有下述描述能力：設(shè)計的行為特性、設(shè)計的數(shù)據(jù)流特性、設(shè)計的結(jié)構(gòu) 組成以及包含響應(yīng)監(jiān)控和設(shè)計驗證方面的時延和波形產(chǎn)生機制。當(dāng)然 ,完整的硬件描述語言足以對從最復(fù)雜的芯片到完整的電子系統(tǒng)進行描述。 ? Verilog HDL 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。 ? 設(shè)計能夠在多個層次上加以描述，從開關(guān)級、門級、寄存器傳送級（ RTL）到算法級，包括進程和隊列級。 ? Verilog HDL 還具有內(nèi)置邏輯 函數(shù)，例如 amp。 （ 1） 核心板的硬件資源 核心板采用 4 層板精心設(shè)計，采用 120 針接口。Quartus II 軟件在編譯時會自動生成用于 JTAG 配置的 .sof 文件。 核心板包含一個 48MHz 的有源晶振作為系統(tǒng)的時鐘源。 圖 系統(tǒng)時鐘電路圖 顯示電路 由于本設(shè)計需要顯示時間信息包括：時、分、秒 ， 顯所以采用 主板上七段數(shù)碼管 顯示 電路 與系統(tǒng)連接實現(xiàn)顯示模塊的功能。 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 17 鍵盤控制電路 鍵盤控制電路要實現(xiàn)時鐘系統(tǒng)調(diào)時的 功能和鬧鈴開關(guān)的功能。若把 JP7 斷開， Q4 截止，蜂鳴器停止蜂鳴。 整體信號定義 對整個模塊進行信號定義。 // 數(shù)碼管段輸出引腳 output beep。h235956。b11111。 //蜂鳴器截止寄存器 reg clktime_en = 139?？紤]到仿真的需要，模塊中間生成1 個 1kHz 的時鐘信號。 //計數(shù)器清零 clk1 = ~clk1。觸發(fā) clk1 跳變，使得 count1 加一， count1 累加到 499 的時候，下一個數(shù)據(jù)為 0，共技術(shù) 500 個值。 //時間計算及校準(zhǔn)部分 always (negedge sec)//計時處理 begin hour[3:0] = hour[3:0] + 139。h6) //加到 6，復(fù)位 begin hour[7:4] = 439。b1。h0。仿真的結(jié)果達(dá)到預(yù)期，通過。 dout3 = dout2。 當(dāng)時間（ hour[23:0]）等于設(shè)定的鬧鐘時間（ clktime[23:0]）時，鬧鐘觸發(fā)時，播放嘀嘀嘀報警聲，鬧鐘會響 10 秒的時間(clktime[23:0]+10 =hour[23:0])。 當(dāng)鬧鐘設(shè)定鍵被按下，響起的蜂鳴聲會被屏蔽。 //計數(shù)器清零 beep_r = ~beep_r。h2:beep_count_end = 1639。 //中音 1 的分頻系數(shù)值 439。h8637。h2f74。(clktime[23:0]+10 =hour[23:0])) //鬧鈴過一點時間，自動關(guān)閉。正常時間情況、鬧鐘設(shè)定以及查看鬧鐘所設(shè)定好的時間都是同樣的原理，當(dāng)他們被按下數(shù)碼管會顯示對應(yīng)的模式相應(yīng)的數(shù)字。 //顯示 439。d6:disp_dat = clktime[19:16]。d10:disp_dat = 439。ha。d0:dig_r = 839。 //選擇第三個數(shù)碼管顯示 339。b11011111。h0:seg_r = 839。 //顯示 2 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 29 439。h92。h8:seg_r = 839。 //顯示 default:seg_r = 839。檢查方面主要包括： （ 1） PC 機的接口和核心板上的 JTAG 下載口是否連接正確； （ 2） 蜂鳴器的電路是否為通路； （ 3）檢查接地、電源線是否連接正確； （ 4）用示波器檢測核心板的各個引腳是否有信號輸出； （ 5） LED 七段數(shù)碼管顯示正常。將需要顯示的內(nèi)容編寫在程序內(nèi)，單獨得進行仿真。 確定將未使用的引腳設(shè)置為三態(tài)輸入 ，否則 可能會損壞芯片 。 通過在網(wǎng)絡(luò)資源和書籍的學(xué)習(xí)正確的改善了這個問題。如果將這個數(shù)字時鐘應(yīng)用于現(xiàn)實生活中，還存在些許的問題。 [7]． 謝自美，電子線路設(shè)計、實驗、測試，華中理工大學(xué)出版社， 2021。 [16]． 閻石，數(shù)字電子技術(shù)基礎(chǔ) (第四版 )[M]，北京 :高等教育出版社， 1998。 [11]． 李可，數(shù)字鐘電路及應(yīng)用 [M]，北京 :電子工業(yè)出版社， 1996。 [3]． 王開軍 ,姜宇柏，面向 CPLD/FPGA 的 VHDL 設(shè)計 ,機械工業(yè)出版社 ,2021， 2865。 （ 5）鬧鐘報時和整點報時蜂鳴時間問題。 在設(shè)定引腳時，沒有選擇正確的輸出引腳。此模塊調(diào)試結(jié)果如圖 42 所示： 圖 時間系統(tǒng)模塊調(diào)試圖 （ 3）按鍵模塊調(diào)試 key1 按鍵被按下進入校時狀態(tài)， key2 按鍵被按下進入調(diào)鬧鐘狀態(tài)（在鬧鈴響時按此鍵能屏蔽鬧鈴音），在兩個不同狀態(tài)下， key key key5 三個按鍵的功能是相同的，當(dāng)被按下時，時、分、秒的數(shù)值加 1。在與主程序銜接時，主程序和各子程序也需作相應(yīng)的改動，以便與子程序更好的銜接，特別是顯示子程序需作較大改動，以便對不同內(nèi)容進行顯示。sec) seg_r = 839。h90。 //顯示 6 439。h4:seg_r = 839。hf9。 //選擇第七個數(shù)碼管顯示 339。d4:dig_r = 839。b11111101。d15:disp_dat = hour[23:20]。 //分個位 439。d8:disp_dat = hour[3:0]。 //分十位 439。d1:disp_dat = clktime[7:4]。 顯示模塊實現(xiàn) 顯示模塊描述 此設(shè)計中的 LED 七段數(shù)碼管 顯示模塊主要顯示時間的時、分、秒信息 ，數(shù)碼管為共陽的。hffff。h0,439。h7:beep_count_end = 1639。hb327。 //中音 6 的分頻系數(shù)值 439。amp。 蜂鳴器模塊實現(xiàn) 蜂鳴器模塊描述 蜂鳴器模塊負(fù)責(zé)