【正文】 Dout=s1+Din2。USE 。 Dout : OUT SIGNED (mult_2 DOWNTO 0))。s2(0)=39。s2(mult_3 DOWNTO 1))。P2: PROCESS(clk)BEGINif clk39。從語(yǔ)句“ENTITY mult18 IS”開始到“END mult18”為止是實(shí)體說(shuō)明語(yǔ)句，在mult18模塊功能的實(shí)體說(shuō)明程序段中定義了3個(gè)端口， 3個(gè)端口中包含1個(gè)時(shí)鐘信號(hào)，1個(gè)信號(hào)輸入端口，1個(gè)信號(hào)輸出端口。70，0，0，0， 177。(3) 利用VHDL設(shè)計(jì)，可重復(fù)配置FPGA，系統(tǒng)易于維護(hù)和擴(kuò)展。(3) 可編程門陣列發(fā)展日新月異，除了運(yùn)行速度大大提高，采用嵌入式處理器核(如aletar的nios軟核和ARM硬核)，高達(dá)10M字節(jié)的片上存儲(chǔ)器，千兆位級(jí)的串行收發(fā)器、硬連線的乘法器(如Viertxll嵌入的18位乘法器能提供高達(dá)六千億次的乘法累加次數(shù))等。本論文的完成，也有他們的一份辛勤汗水，在此謹(jǐn)向他們表示誠(chéng)摯的謝意和感激之情。作者簽名：　　 　 　　 日　 期：　　 　 　　 學(xué)位論文原創(chuàng)性聲明本人鄭重聲明：所呈交的論文是本人在導(dǎo)師的指導(dǎo)下獨(dú)立進(jìn)行研究所取得的研究成果。：任務(wù)書、開題報(bào)告、外文譯文、譯文原文（復(fù)印件）。涉密論文按學(xué)校規(guī)定處理。對(duì)本研究提供過(guò)幫助和做出過(guò)貢獻(xiàn)的個(gè)人或集體，均已在文中作了明確的說(shuō)明并表示了謝意。Torkleson M．FPGA implementation of FIR filters using pipelined bitserial Canonical Signed Digit muhipli—erfi[J]．IEEE Custom Integrated Circuits Conference．1994[18] MeyerBaese U．Digital signal processing with field programmable gate arrays[M]．SpringerVerlag．2001致 謝本學(xué)位論文是在長(zhǎng)沙理工大學(xué)電氣與信息工程學(xué)院劉橋老師的指導(dǎo)下完成的，從論文選題到完成論文都得到了劉老師的悉心指點(diǎn)，劉老師嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度和求實(shí)精神、忘我的工作作風(fēng)、學(xué)術(shù)上的遠(yuǎn)見和生活上的平易近人，時(shí)刻激勵(lì)著學(xué)生，是學(xué)生畢生學(xué)習(xí)的榜樣。本文的主要結(jié)論如下：(1) 數(shù)字濾波器具有穩(wěn)定性好、精度高、工作頻率范圍廣、體積小、功耗低等的優(yōu)點(diǎn)，有限沖激響應(yīng)（FIR）數(shù)字濾波器因其具有嚴(yán)格的線性相位特性而得到廣泛應(yīng)用。通過(guò)QuartusⅡ的仿真驗(yàn)證，可以得到以下結(jié)論：(1) 采用8輸入查找表進(jìn)行分布式算法,設(shè)計(jì)了一個(gè)輸入8位，輸出8位的256階線性相位FIR濾波器，簡(jiǎn)化了傳統(tǒng)的MAC設(shè)計(jì)。 FIR濾波器整體電路1）設(shè)定輸入信號(hào)根據(jù)設(shè)計(jì)要求，輸入信號(hào)范圍是：[177。END a。end if。amp。s1( 3 DOWNTO 0)=0000。 PORT( clk : IN STD_LOGIC。當(dāng)?shù)竭_(dá)時(shí)鐘上升沿時(shí)，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果。add_1是輸入信號(hào)Din1的寬度，shift_2是輸入信號(hào)Din2的寬度，add_3是輸出信號(hào)Dout的寬度；3個(gè)參數(shù)的數(shù)據(jù)類型均為整數(shù)類型，后面的數(shù)據(jù)是對(duì)參數(shù)賦予的值，改變這個(gè)值就修改了參數(shù)。event and clk =39。END add121616。USE 。并行進(jìn)位加法器設(shè)有進(jìn)位產(chǎn)生邏輯，預(yù)算速度較快；串行進(jìn)位方式是將全加器級(jí)聯(lián)構(gòu)成多位加法器。在dff8模塊的實(shí)體說(shuō)明中又定義了2個(gè)參數(shù)，width_1是輸入信號(hào)的寬度，width_2是輸出信號(hào)的寬度；2個(gè)參數(shù)的數(shù)據(jù)類型均為整數(shù)類型，后面的數(shù)據(jù)是對(duì)參數(shù)賦予的值，改變這個(gè)值就修改了參數(shù)。) THEN Dout = Din。 ARCHITECTURE a OF dff8 IS BEGIN PROCESS(clk,clear) BEGIN IF clear=39。USE 。設(shè)計(jì)處理包括語(yǔ)法檢查和設(shè)計(jì)規(guī)則檢查、邏輯優(yōu)化和綜合、適配和分割、布局和布線及生成編程數(shù)據(jù)文件等七個(gè)步驟。FPGA設(shè)計(jì)是指利用EDA軟件(Altera公司的Max+plusⅡ、QuartusⅡ等)和編程工具對(duì)器件進(jìn)行開發(fā)的過(guò)程。 FIR數(shù)字濾波器分布式算法的基本原理分布式算法（Distributed Arithmetic, DA）是1973年由Crosier提出來(lái)的，后來(lái)Peled和Liu進(jìn)行了推廣工作，直到現(xiàn)場(chǎng)可編程門陣列（FPGA）的查找表（Look Up Table LUT）結(jié)構(gòu)的出現(xiàn)，這種方法才受到重視，其主要原理如下。(2)濾波器系數(shù)的計(jì)算采用matlba等輔助工具，確定滿足第一步所要求技術(shù)規(guī)范的傳遞函數(shù)H(z)的系數(shù)。 FIR濾波器參數(shù)設(shè)置。當(dāng)選用最小的旁瓣幅度時(shí)，雖能得到均勻光滑的幅度響應(yīng)和較小阻帶波動(dòng)，但過(guò)渡帶加寬。(a)簡(jiǎn)化乘法器數(shù)量的線性相位偶對(duì)稱FIR濾波器結(jié)構(gòu)圖(b)簡(jiǎn)化乘法器數(shù)量的線性相位奇對(duì)稱FIR濾波器結(jié)構(gòu)圖此外，F(xiàn)IR濾波器的結(jié)構(gòu)還有級(jí)聯(lián)型和格型，這兩種結(jié)構(gòu)可以獲得較高的靈敏度，但較少采用，主要原因是:第一，對(duì)大多數(shù)線性相位FIR濾波器來(lái)說(shuō)，由于零點(diǎn)在Z平面內(nèi)或多或少是均勻鋪開的，從而使濾波器對(duì)系數(shù)量化誤差的靈敏度很低。之所以要利用有限精度數(shù)值實(shí)現(xiàn)濾波器，是因?yàn)閷?shí)際的濾波器系數(shù)只能用有限的二進(jìn)制位數(shù)來(lái)表示，就涉及到系數(shù)的字長(zhǎng)問(wèn)題。DAC把數(shù)字濾波后的輸出轉(zhuǎn)化成模擬值，這些模擬值接著被模擬濾波器平滑，并且消去不需要的高頻分量。無(wú)偏的相位輸出時(shí)鐘和輸入時(shí)鐘信號(hào)，可以消除時(shí)鐘分配延遲。函數(shù)發(fā)生器（F＆G公司）為一個(gè)十六位分布式SelectRAM存儲(chǔ)器編程，或四輸入查找表或十六位的移位寄存器。高性能的外部存儲(chǔ)器接口，支持CAM，QDR RAM，F(xiàn)CRAM，SDR / DDR等存儲(chǔ)方式。設(shè)計(jì)人員可以更加容易地集成軟件和硬件IP核；VirtexII器件包含多達(dá)12個(gè)時(shí)鐘管理器（數(shù)字時(shí)鐘管理器DCM），可以在允許范圍內(nèi)的任何頻率的時(shí)鐘信號(hào)產(chǎn)生，并提高時(shí)鐘邊沿配置（時(shí)鐘邊沿位置）的準(zhǔn)確性，因此，下降到百分之一的錯(cuò)誤。自1985年以來(lái)，賽靈思公司推出了第一片現(xiàn)場(chǎng)可編程邏輯器件后的有近20多年的發(fā)展過(guò)程中，F(xiàn)PGA的集成技術(shù)已經(jīng)取得了令人矚目的發(fā)展：現(xiàn)場(chǎng)可編程邏輯器件從最初的可用的1200個(gè)門發(fā)展到25萬(wàn)個(gè)，再在20世紀(jì)90年代發(fā)展到幾十萬(wàn)，甚至數(shù)百萬(wàn)的單FPGA芯片，現(xiàn)場(chǎng)可編程器件集成達(dá)到了一個(gè)新的水平。20世紀(jì)80年代賽靈思公司推出了第一個(gè)FPGA，除了賽靈思外，Actel，Altera公司，QuickLogic公司和其他公司也生產(chǎn)FPGA產(chǎn)品。FIR濾波器的階數(shù)增加，就會(huì)使得ROM的數(shù)目不斷的增加，所占用的資源也不斷的增加，到目前為止沒(méi)有一個(gè)有效的方式，可以將ROM的數(shù)量跟ROM的規(guī)模減少。并行乘法器結(jié)構(gòu)比較復(fù)雜，但是如果能夠加上流水結(jié)構(gòu)，信號(hào)就能夠?qū)崿F(xiàn)高速的處理，但是它還是會(huì)受到處理速度和數(shù)量的限制。這種方法是芯片尺寸小，高性能，保密性好。 一類通過(guò)軟件來(lái)設(shè)計(jì)實(shí)現(xiàn)，使用常見的電腦語(yǔ)言如高層次的C / C + +跟 MATLAB語(yǔ)言。 課題研究的意義 許多工程領(lǐng)域都涉及到如何能在強(qiáng)背景的噪聲信號(hào)和干擾信號(hào)中提取到真正的信號(hào)。目前可以通過(guò)以下幾種方式在硬件中來(lái)實(shí)現(xiàn)。 FPGA所具有得可編程邏輯的靈活性突破了流水線結(jié)構(gòu)和并行處理的局限性，可以很好的實(shí)現(xiàn)實(shí)時(shí)信號(hào)處理功能。因?yàn)樗皇且粋€(gè)簡(jiǎn)單的加法運(yùn)算。根據(jù)FIR濾波器的功能模塊的劃分，描述了各個(gè)功能模塊的具體設(shè)計(jì)，給出其仿真波形，并通過(guò)QuartusⅡ進(jìn)行了仿真驗(yàn)證。一個(gè)FPGA由豐富的快速邏輯門結(jié)構(gòu)，寄存器和I / O組成。時(shí)鐘DLL控制DCM的技術(shù)，頻率高達(dá)420MHz。VirtexII還支持片上和片外時(shí)鐘同步，并維持精確的50/50占空比。支持并口，串口。圖22 CLB內(nèi)部結(jié)構(gòu)圖 Virtex II FPGA的時(shí)鐘資源Virtex II FPGA具有十六個(gè)時(shí)鐘輸入引腳，底部有八個(gè)，另外八個(gè)在位于中間的邏輯陣列芯片上的頂部。通過(guò)對(duì)本章知識(shí)的掌握，對(duì)基于FPGA技術(shù)的下一個(gè)過(guò)濾器設(shè)計(jì)奠定了堅(jiān)實(shí)的基礎(chǔ)。 抗混疊濾波器的作用 FIR數(shù)字濾波器理論FIR濾波器的數(shù)學(xué)表達(dá)式可用K階卷積來(lái)表示： ( 3–1)其中:K：FIR濾波器的抽頭數(shù)；：第k級(jí)抽頭系數(shù)(單位脈沖響應(yīng))；：延時(shí)k個(gè)抽頭的輸入信號(hào)。