【正文】 工作，設(shè)計(jì)滿足要求。 顯示模塊實(shí)現(xiàn) 顯示模塊描述 此設(shè)計(jì)中的 LED 七段數(shù)碼管 顯示模塊主要顯示時(shí)間的時(shí)、分、秒信息 ，數(shù)碼管為共陽(yáng)的。 在此設(shè)計(jì)中占非常重要的地位，它是確保時(shí)間能直觀呈現(xiàn)的橋梁。在設(shè)計(jì)過(guò)程中，首先進(jìn)行程序編寫(xiě)和調(diào)試 的應(yīng)該是顯示模塊。 下面輸入的端口為鬧鐘設(shè)定鍵被按下，七段數(shù)碼管會(huì)顯示鬧鐘設(shè)定情況下數(shù)碼管所對(duì)應(yīng)的數(shù)字。正常時(shí)間情況、鬧鐘設(shè)定以及查看鬧鐘所設(shè)定好的時(shí)間都是同樣的原理，當(dāng)他們被按下數(shù)碼管會(huì)顯示對(duì)應(yīng)的模式相應(yīng)的數(shù)字。 圖 顯示模塊 圖 顯示模塊實(shí)現(xiàn) //數(shù)碼管顯示內(nèi)容 基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) 28 always @(posedge clk) begin case({keyen[0],count1[3:1]}) //選擇掃描顯示數(shù)據(jù) 439。d0:disp_dat = clktime[3:0]。 //秒個(gè)位 439。d1:disp_dat = clktime[7:4]。 //秒十位 439。d2:disp_dat = 439。ha。 //顯示 439。d3:disp_dat = clktime[11:8]。 //分個(gè)位 439。d4:disp_dat = clktime[15:12]。 //分十位 439。d5:disp_dat = 439。ha。 //顯示 439。d6:disp_dat = clktime[19:16]。 //時(shí)個(gè)位 439。d7:disp_dat = clktime[23:20]。 //時(shí)十位 439。d8:disp_dat = hour[3:0]。 //秒個(gè)位 439。d9:disp_dat = hour[7:4]。 //秒十位 439。d10:disp_dat = 439。ha。 //顯示 439。d11:disp_dat = hour[11:8]。 //分個(gè)位 439。d12:disp_dat = hour[15:12]。 //分十位 439。d13:disp_dat = 439。ha。 //顯示 439。d14:disp_dat = hour[19:16]。 //時(shí)個(gè)位 439。d15:disp_dat = hour[23:20]。 //時(shí)十位 default:disp_dat = 439。ha。 //顯示 endcase //數(shù)碼管選擇 case(count1[3:1]) //選擇數(shù)碼管顯示位 339。d0:dig_r = 839。b11111110。 //選擇第一個(gè)數(shù)碼管顯示 339。d1:dig_r = 839。b11111101。 //選擇第二個(gè)數(shù)碼 管顯示 339。d2:dig_r = 839。b11111011。 //選擇第三個(gè)數(shù)碼管顯示 339。d3:dig_r = 839。b11110111。 //選擇第四個(gè)數(shù)碼管顯示 339。d4:dig_r = 839。b11101111。 //選擇第五個(gè)數(shù)碼管顯示 339。d5:dig_r = 839。b11011111。 //選擇第六個(gè)數(shù)碼管顯示 339。d6:dig_r = 839。b10111111。 //選擇第七個(gè)數(shù)碼管顯示 339。d7:dig_r = 839。b01111111。 //選擇第八個(gè)數(shù)碼管顯示 endcase end //數(shù)碼管顯示 always @(posedge clk) begin case(disp_dat) 439。h0:seg_r = 839。hc0。 //顯示 0 439。h1:seg_r = 839。hf9。 //顯示 1 439。h2:seg_r = 839。ha4。 //顯示 2 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 29 439。h3:seg_r = 839。hb0。 //顯示 3 439。h4:seg_r = 839。h99。 //顯示 4 439。h5:seg_r = 839。h92。 //顯示 5 439。h6:seg_r = 839。h82。 //顯示 6 439。h7:seg_r = 839。hf8。 //顯示 7 439。h8:seg_r = 839。h80。 //顯示 8 439。h9:seg_r = 839。h90。 //顯示 9 439。ha:seg_r = 839。hbf。 //顯示 default:seg_r = 839。hff。 //不顯示 endcase if((count1[3:1]== 339。d2)amp。sec) seg_r = 839。hff。 End 顯示模塊仿真 編譯程序，進(jìn)行功能仿真，記錄仿真圖形： 圖 顯示模塊仿真 圖 通過(guò)上面的圖可以知道， LED 數(shù)碼管是通過(guò)掃描的方式實(shí)現(xiàn)數(shù)據(jù)更新，通過(guò) dig，seg 寄存器的數(shù)據(jù)可以知道，數(shù)據(jù)能正常顯示，滿足設(shè)計(jì)要求。 基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) 30 第五章 系統(tǒng)調(diào)試及運(yùn)行結(jié)果分析 硬件調(diào)試 在軟件聯(lián)機(jī)調(diào)試之前，首先要確定硬件是否完全正確。檢查方面主要包括： （ 1） PC 機(jī)的接口和核心板上的 JTAG 下載口是否連接正確； （ 2） 蜂鳴器的電路是否為通路； （ 3）檢查接地、電源線是否連接正確； （ 4）用示波器檢測(cè)核心板的各個(gè)引腳是否有信號(hào)輸出； （ 5） LED 七段數(shù)碼管顯示正常。 引腳分布 如下 表 51： 表 51 引腳分布圖 ： 信號(hào) 引腳 說(shuō)明 信號(hào) 引腳 說(shuō)明 seg[0] 169 數(shù)碼管斷信號(hào)選擇 dig[0] 160 數(shù)碼管片選信號(hào)控制 seg[1] 170 dig[1] 159 seg[2] 167 dig[2] 162 seg[3] 168 dig[3] 161 seg[4] 165 dig[4] 215 seg[5] 166 dig[5] 216 seg[6] 163 dig[6] 213 seg[7] 164 dig[7] 214 key[0] 121 秒加 1 控制 clk 28 時(shí)鐘信號(hào) key[1] 122 分加 1 控制 Beep 175 蜂鳴器信號(hào) key[2] 123 時(shí)加 1 控制 key[3] 124 鬧鐘控制 key[4] 143 時(shí)間校準(zhǔn)控制 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 31 軟件調(diào)試 在確定好硬件系統(tǒng)正確之后，我對(duì)本設(shè)計(jì)進(jìn)行分模塊的軟件調(diào)試。功能模塊先后調(diào)試順序?yàn)椋猴@示模塊 → 時(shí)間模塊 → 鍵盤(pán)模塊 → 時(shí)間設(shè)定及其顯示模塊 → 鬧鈴、整點(diǎn)報(bào)時(shí)設(shè)定及其顯示模塊。每完成一個(gè)模塊就與前一個(gè)已完成的模塊結(jié)合起來(lái)調(diào)試，直至實(shí)現(xiàn)相應(yīng)功能，再編寫(xiě)下一模塊程序。在與主程序銜接時(shí)，主程序和各子程序也需作相應(yīng)的改動(dòng)，以便與子程序更好的銜接，特別是顯示子程序需作較大改動(dòng)，以便對(duì)不同內(nèi)容進(jìn)行顯示。 軟件編譯后的結(jié)果： 圖 軟件編譯結(jié)果圖 通過(guò)上圖 可以知道，整個(gè)設(shè)計(jì)值用了 383 個(gè)邏輯單元，占用很少的資源。 調(diào)試過(guò)程及結(jié)果 調(diào)試過(guò)程按照：顯示模塊 → 時(shí)間模塊 → 鍵盤(pán)模塊 → 時(shí)間設(shè)定及其顯示模塊 → 鬧鈴、基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) 32 整 點(diǎn)報(bào)時(shí)設(shè)定及其顯示模塊的順序進(jìn)行調(diào)試。 （ 1）顯示模塊調(diào)試 本系統(tǒng)功能完整運(yùn)行離不開(kāi)正確顯示，所以顯示模塊的實(shí)現(xiàn)非常重要，在聯(lián)機(jī)調(diào)試第一步就要確定系統(tǒng)的顯示是否能夠正常運(yùn)行。將需要顯示的內(nèi)容編寫(xiě)在程序內(nèi)，單獨(dú)得進(jìn)行仿真。此模塊調(diào)試結(jié)果如圖 41 所示： 圖 顯示模塊調(diào)試圖 （ 2）時(shí)間系統(tǒng)模塊調(diào)試 確定系統(tǒng)顯示成功后，進(jìn)行時(shí)間系統(tǒng)的調(diào)試。時(shí)間系統(tǒng)需要實(shí)現(xiàn)時(shí)、分、秒的正確走時(shí)。顯示結(jié)果為時(shí)、分、秒 ，其中秒鐘可以正常走動(dòng) 。此模塊調(diào)試結(jié)果如圖 42 所示： 圖 時(shí)間系統(tǒng)模塊調(diào)試圖 （ 3）按鍵模塊調(diào)試 key1 按鍵被按下進(jìn)入校時(shí)狀態(tài)， key2 按鍵被按下進(jìn)入調(diào)鬧鐘狀態(tài)（在鬧鈴響時(shí)按此鍵能屏蔽鬧鈴音），在兩個(gè)不同狀態(tài)下， key key key5 三個(gè)按鍵的功能是相同的，當(dāng)被按下時(shí)，時(shí)、分、秒的數(shù)值加 1。（由于圖片限制校時(shí)狀態(tài)下和鬧鐘設(shè)定類(lèi)似不予以截圖。） 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 33 圖 時(shí)間 調(diào)整 /鬧鐘設(shè)定 模塊調(diào)試圖 調(diào)試注意事項(xiàng) 軟件設(shè)計(jì)時(shí)，需要確定好軟件設(shè)計(jì)的思路，即先確定 各個(gè) 功能 需要實(shí)現(xiàn)的先后 ，再將各功能模塊單獨(dú)進(jìn)行編寫(xiě)調(diào)試，待各模塊功能完善后，再進(jìn)行總體聯(lián)合調(diào)試。調(diào)試過(guò)程中出現(xiàn)了一些問(wèn)題，并一一解決： （ 1）在進(jìn)行系統(tǒng)聯(lián) 機(jī)調(diào)試時(shí)，要注意電源是否接通， PC 機(jī)的接口和核心板上的JTAG 下載口是否連接正確。 確定將未使用的引腳設(shè)置為三態(tài)輸入 ，否則 可能會(huì)損壞芯片 。 （ 2）顯示模塊正確調(diào)試之后，進(jìn)行時(shí)鐘系統(tǒng)的調(diào)試過(guò)程中，出現(xiàn)時(shí)間信息并沒(méi)有顯示在屏幕上，而在對(duì)應(yīng)時(shí)間信息的位置上顯示的是 “”。出現(xiàn)此問(wèn)題時(shí)候，首先對(duì)硬件進(jìn)行再次檢查，用示波器檢查 引腳兩端是否有信號(hào)的輸入輸出 。結(jié)果發(fā)現(xiàn)硬件電路連接正確，問(wèn)題出現(xiàn)在 引腳設(shè)置的 方面。 在設(shè)定引腳時(shí)，沒(méi)有選擇正確的輸出引腳。通過(guò)查找書(shū)本 ，修改 輸出引腳 ，解決了這個(gè)問(wèn)題。 （ 3）時(shí)鐘模塊時(shí)，出現(xiàn) 秒鐘走的 過(guò)快的現(xiàn)象。最終發(fā)現(xiàn)是分頻程序中沒(méi)有正確的對(duì)時(shí)鐘脈沖信號(hào)進(jìn)行正確的分頻 。 通過(guò)在網(wǎng)絡(luò)資源和書(shū)籍的學(xué)習(xí)正確的改善了這個(gè)問(wèn)題。 （ 4） 鍵盤(pán)調(diào)整時(shí)間程序中，出現(xiàn)了無(wú)法正常調(diào)時(shí)情況，按鍵盤(pán)后，時(shí)間信息沒(méi)有改變 或者改變過(guò)多 。經(jīng)過(guò)檢查，找到原因是 沒(méi)有給按鍵進(jìn)行按鍵去抖動(dòng) 。這說(shuō)明在編寫(xiě)程序時(shí)候要充分了解各芯片內(nèi)容資料，減少編寫(xiě)小錯(cuò)誤引起對(duì)整個(gè)程序造成的影響。 （ 5）鬧鐘報(bào)時(shí)和整點(diǎn)報(bào)時(shí)蜂鳴時(shí)間問(wèn)題。鬧鐘報(bào)時(shí)中，如果鬧鐘時(shí)間到就會(huì)鬧鈴 1分鐘，考慮到實(shí)際生活中，鬧鐘都是可以手動(dòng)關(guān)閉的，于是設(shè)定了一個(gè)鬧鐘開(kāi)關(guān)鍵，為了減少系統(tǒng)硬件 的繁雜，當(dāng)系統(tǒng)時(shí)間到達(dá)鬧鈴時(shí)間和整點(diǎn)報(bào)時(shí)的時(shí)間，蜂鳴器才會(huì)響起。 基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) 34 第六章 總結(jié)和展望 總結(jié) 在 FPGA 上設(shè)計(jì)和調(diào)試都需要耐心，時(shí)鐘設(shè)計(jì)在生活中無(wú)處不在，設(shè)計(jì)的過(guò)程要考慮到應(yīng)用的習(xí)慣，設(shè)計(jì)更人性化的體驗(yàn)，才會(huì)是一個(gè)好的設(shè)計(jì)。在 Verilog HDL語(yǔ)言的學(xué)習(xí)上還存在一些問(wèn)題，沒(méi)有深入的學(xué)習(xí)，對(duì)于有些語(yǔ)法錯(cuò)誤，還需要仔細(xì)的查找。如果將這個(gè)數(shù)字時(shí)鐘應(yīng)用于現(xiàn)實(shí)生活中，還存在些許的問(wèn)題。例如按鍵太多，操作起來(lái)沒(méi)那么的方便等等。 展望 針對(duì)數(shù)字時(shí)鐘的設(shè)計(jì)，通過(guò)以上的驗(yàn)證，我們可以知道，對(duì)數(shù)字時(shí)鐘來(lái)說(shuō)，其實(shí)占用很少邏輯資 源，也就意味著如果一點(diǎn)制作成 SOC 的話，成本會(huì)非常的低，所以基于這點(diǎn)，整個(gè)模塊完全可以依附在其他功能產(chǎn)品（如 CPU 內(nèi)部）上，給整個(gè)產(chǎn)品增加的優(yōu)勢(shì)。 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 35 參考文獻(xiàn) [1]． 劉君，常明，秦娟，基于硬件描述語(yǔ)言（ VHDL）的數(shù)字時(shí)鐘設(shè)計(jì)，天津理工大學(xué)學(xué)報(bào)， 2021，第 23 卷 第 4 期， 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