【導(dǎo)讀】時(shí)鐘，如何進(jìn)行異步時(shí)鐘間的數(shù)據(jù)傳輸成為了一個(gè)很重要的問題。速準(zhǔn)確的數(shù)據(jù)傳輸，是解決異步時(shí)鐘數(shù)據(jù)傳輸問題的簡(jiǎn)單有效的方案。由于在異步電路中，時(shí)鐘間的周期和相位完全獨(dú)立，以及亞穩(wěn)態(tài)問題的存在，確判斷FIFO的儲(chǔ)存狀態(tài)成為了設(shè)計(jì)異步FIFO電路的難點(diǎn)。本課題介紹了一種。課題選用QuartusII軟件，在CycloneII. 系列的EP2C5T144C8N芯片的基礎(chǔ)上，利用VHDL硬件描述語言進(jìn)行邏輯描述，采用層次化、描述語言和圖形輸入相結(jié)合的方法設(shè)計(jì)了一個(gè)RAM深度為128bit，真測(cè)試和硬件仿真測(cè)試。

　　

【正文】 ，該異步 FIFO 電路在硬件實(shí)物設(shè)計(jì)方面也能滿足所有的設(shè)計(jì)要求。該異步 FIFO 電路可以實(shí)現(xiàn)任意兩個(gè)異步讀寫時(shí)鐘輸入，通過外部讀寫使能控制系統(tǒng)內(nèi)部讀寫操作，并能快速準(zhǔn)確的判定 FIFO 存儲(chǔ)器的空滿狀態(tài)，實(shí)現(xiàn)寬度為 8 bit 的數(shù)據(jù)隊(duì)列在兩個(gè)獨(dú)立的異步時(shí)鐘域之間進(jìn)行先進(jìn)先出的數(shù)據(jù)傳輸。 綜合時(shí)序仿真和硬件仿真結(jié)果可以證實(shí)本課題所設(shè)計(jì)的異步 FIFO 電路能滿足設(shè)計(jì)要求，達(dá)到實(shí)驗(yàn)?zāi)康?。撤除測(cè)試電路核心板，并使用 Programmer 工具，通過 AS 接口將設(shè)計(jì)電路下載入核心板后，該硬件電路即本課題所設(shè)計(jì)完成的RAM 深度為 128 bit，數(shù)據(jù)寬度為 8 bit 的異步 FIFO 電路實(shí)物。完成的異步 FIFO實(shí)物電路如圖 516 所示，外設(shè)電路板引腳功能與圖 54 所示電路的引腳說明相同。 圖 516 異步 FIFO 電路完成實(shí)物 江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 33 結(jié) 論 異 步 FIFO 電路是現(xiàn)代集成電路芯片飛速發(fā)展的產(chǎn)物，應(yīng)用領(lǐng)域十分廣泛，潛在市場(chǎng)需求量十分龐大，但由于國內(nèi)對(duì)該方面研究起步較晚，國內(nèi)的一些研究所和廠商開發(fā)的 FIFO 電路還遠(yuǎn)不能滿足市場(chǎng)和軍事需求，所以對(duì)異步 FIFO 電路的研究非常具有意義。本課題基于 FPGA 技術(shù)對(duì)異步 FIFO 電路進(jìn)行了研究，通過使用 Quartus II 軟件在 Cyclone II 系列的 EP2C5T144C8N 芯片的基礎(chǔ)上，設(shè)計(jì)制作了一個(gè) RAM 深度為 128 bit，數(shù)據(jù)寬度為 8 bit 的異步 FIFO 電路，并根據(jù)異步 FIFO 電路的基本原理對(duì)設(shè)計(jì)電路進(jìn)行了 時(shí)序仿真和硬件仿真測(cè)試，測(cè)試結(jié)果令人滿意。針對(duì)異步 FIFO 電路，本次設(shè)計(jì)主要進(jìn)行了以下幾部分的研究： （ 1）通過前期對(duì)相關(guān)資料的搜集整理和學(xué)習(xí)，確定了異步 FIFO 電路的設(shè)計(jì)方案，并根據(jù)自己對(duì)異步 FIFO 基本原理的理解，歸納出系統(tǒng)的設(shè)計(jì)模塊和預(yù)期能實(shí)現(xiàn)的功能，之后再根據(jù)預(yù)期設(shè)計(jì)要求對(duì)設(shè)計(jì)電路進(jìn)行了仿真測(cè)試。 （ 2）由于異步 FIFO 電路主要表現(xiàn)為接口電路，輸入的異步時(shí)鐘和數(shù)據(jù)隊(duì)列一般工作于 ns 級(jí)而且具有很強(qiáng)的通用性，大部分的異步 FIFO 電路的相關(guān)資料都只對(duì)設(shè)計(jì)電路的硬件邏輯功能進(jìn)行了時(shí)序仿真，而沒有設(shè)計(jì)實(shí)物電路 進(jìn)行硬件仿真測(cè)試。本課題創(chuàng)造性的使用另一塊核心板設(shè)計(jì)了一個(gè)調(diào)試電路，能對(duì)設(shè)計(jì)的實(shí)物電路進(jìn)行硬件仿真測(cè)試，增強(qiáng)了設(shè)計(jì)的嚴(yán)謹(jǐn)性和準(zhǔn)確性。 就本次設(shè)計(jì)而言，本人認(rèn)為對(duì)以下幾個(gè)方面還有待改善和進(jìn)行進(jìn)一步的研究： （ 1） 雖然設(shè)計(jì)增加了調(diào)試電路，但由于程序設(shè)計(jì)的原因，每次進(jìn)行硬件測(cè)試時(shí)只能輸入固定的異步時(shí)鐘信號(hào)，雖然這已能滿足設(shè)計(jì)要求，若想改變時(shí)鐘頻率和相位，則必須修改程序設(shè)置參數(shù)重新下載程序，這就帶來不便。可以考慮修改設(shè)計(jì)程序，焊接兩個(gè)旋轉(zhuǎn)按鈕，通過對(duì)按鈕旋轉(zhuǎn)，能產(chǎn)生任意頻率和相位的讀寫時(shí)鐘信號(hào)。 （ 2） 由于調(diào)試電路裝載在另外一 塊核心板上，這就增加了電路設(shè)計(jì)的成本和硬件測(cè)試時(shí)的復(fù)雜程度，可以考慮將調(diào)試電路模塊整合到異步 FIFO 電路開發(fā)板中，通過外部使能來控制調(diào)試電路模塊工作。 江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 34 致 謝 這次畢業(yè)設(shè)計(jì)是對(duì)大學(xué)生活的一個(gè)告別儀式，也是對(duì)大學(xué)四年來的學(xué)習(xí)和工作的總結(jié)，在論文完成之際，我衷心感謝所有關(guān)心和幫助過我的良師益友。 首先，我要由衷的感謝我的畢業(yè)設(shè)計(jì)指導(dǎo)教師秦懷宇老師，感謝秦老師在本次畢業(yè)設(shè)計(jì)過程中對(duì)我們的悉心教導(dǎo)和幫助。從畢業(yè)設(shè)計(jì)開始之初，秦老師就給我們分析了課題思想并給我們分發(fā)了所需要的器材和相關(guān)芯片資料，而且還結(jié)合實(shí)際給我 們擬定了畢業(yè)設(shè)計(jì)的計(jì)劃進(jìn)度安排，這在畢業(yè)設(shè)計(jì)指導(dǎo)教師中是絕無僅有的，我對(duì)此感到十分榮幸。在畢業(yè)設(shè)計(jì)過程中，秦老師刻苦勤奮的鉆研精神、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度以及對(duì)科學(xué)的執(zhí)著追求無不讓我產(chǎn)生深深的敬意，并對(duì)我以后的人生影響頗深，時(shí)刻激勵(lì)我在以后學(xué)習(xí)工作中奮勇前進(jìn)。 然后我要感謝和我一起做畢業(yè)設(shè)計(jì)的同學(xué)，在畢業(yè)設(shè)計(jì)過程中，大家相互討論，取長(zhǎng)補(bǔ)短，不僅使我學(xué)到了知識(shí)，解決了問題，而且還增加了友情和輕松愉快的學(xué)習(xí)氛圍。如果不是他們的幫助，這次畢業(yè)設(shè)計(jì)我將困難重重，能否順利完成設(shè)計(jì)任務(wù)還是一個(gè)未知數(shù)。 最后我要感謝學(xué)校給了我這 次畢業(yè)設(shè)計(jì)的機(jī)會(huì)，也由衷的感謝學(xué)校這四年來對(duì)我的栽培之恩，衷心祝福學(xué)校 繁榮昌盛，興旺發(fā)達(dá)。 江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 35 參 考 文 獻(xiàn) ［ 1］韓進(jìn)，程勇，齊現(xiàn)英 .VHDL 在數(shù)字集成電路設(shè)計(jì)中的應(yīng)用 [J].山東科技大學(xué)學(xué)報(bào) (自然科學(xué)版 ),2021. ［ 2］孟慶海，張洲 .VHDL 基礎(chǔ)及經(jīng)典實(shí)例開發(fā) [M].西安交通大學(xué)出版社， 2021. ［ 3］潘松，黃繼業(yè) .EDA 技術(shù)實(shí)用教程 VHDL 版（第四版） [M].北京科學(xué)出版社， 2021. ［ 4］潘松，王國棟 .VHDL 實(shí)用教程（修訂版） [M].成都電子科技大學(xué)出版社，2021. ［ 5］任愛鋒，初秀琴等 .基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) [M].西安電子科技大學(xué)出版社， 2021. ［ 6］徐世偉 .異步 FIFO 的設(shè)計(jì)與實(shí)現(xiàn) [D].西安電子科技大學(xué)， 2021. ［ 7］張永安，李樹華，劉躍平 .用 VHDL 語言設(shè)計(jì)實(shí)現(xiàn)單片機(jī)串行口輸出的串并轉(zhuǎn)換 [J].內(nèi)蒙古大學(xué)學(xué)報(bào) (自然科學(xué)版 )， 2021. ［ 8］張維旭，賀占莊 .基于 FPGA 的異步 FIFO 設(shè)計(jì) [D].西安微電子技術(shù)研究所，2021. ［ 9］赫曉莉，劉洪波，沈緒榜 .異步 FIFO 中存儲(chǔ)單元的分析設(shè)計(jì) [J].計(jì)算機(jī)技術(shù)與發(fā)展， 2021. ［ 10］雷海衛(wèi) ，劉俊 .FPGA 中軟 FIFO 設(shè)計(jì)和實(shí)現(xiàn) [J].中山大學(xué)， 2021. ［ 11］ Clifford . Simulation and Synthesis Techniques for Asynchronous FIFO Design[C]. SNUG 2021(Synopsys Users Group Conference， San Jose， CA，2021) User Papers. March 2021. ［ 12］ Kanoopoulos N， Hallenbeck J J. A First In， First out Memory for Signal Processing Applications[J]. IEE Transactions on Circuits and System， 1986，CAS33(5)： 556558. 江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 36 附 錄 1. 5 bit 格雷碼計(jì)數(shù)器模塊的 VHDL 設(shè)計(jì)程序 library ieee。 use 。 use 。 use 。 entity gray is port( clk : in std_logic。 en : in std_logic。 addr_gray : out std_logic_vector(4 downto 0) )。 end。 architecture bhv of gray is signal reg_g : std_logic_vector(4 downto 0)。 signal new_g : std_logic_vector(4 downto 0)。 begin process(clk,en) begin if rising_edge(clk) then if en = 39。039。 then null。 else new_g = reg_g。 end if。 end if。 江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 37 end process。 addr_gray = new_g。 process(new_g) variable normal : std_logic_vector(4 downto 0)。 variable temp_g : std_logic_vector(4 downto 0)。 begin temp_g := new_g。 normal(4) := temp_g(4)。 for i in 3 downto 0 loop normal(i) := temp_g(i) xor normal(i+1)。 end loop。 for i in 0 to 4 loop if (normal(i) = 39。039。 or i=4)then temp_g(i) := not(temp_g(i))。 exit。 end if。 end loop。 reg_g = temp_g。 end process。 end。 2. 同步模塊的 VHDL 設(shè)計(jì)程序 library ieee。 use 。 use 。 entity sync is port( clk : in std_logic。 江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 38 addr_in : in std_logic_vector(4 downto 0)。 addr_out : out std_logic_vector(4 downto 0) )。 end sync。 architecture bhv of sync is signal temp : std_logic_vector(4 downto 0)。 begin process(clk) begin if rising_edge(clk) then addr_out = temp。 temp = addr_in。 end if。 end process。 end。 3. 格雷碼∕自然碼轉(zhuǎn)換模塊的 VHDL 設(shè)計(jì)程序 library ieee。 use 。 use 。 entity G2B is port( gray : in std_logic_vector(4 downto 0)。 normbit : out std_logic_vector(4 downto 0) )。 end。 江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 39 architecture bhv of G2B is begin process(gray) variable temp_g : std_logic_vector(4 downto 0)。 variable temp_n : std_logic_vector(4 downto 0)。 begin temp_g := gray。 temp_n(4) := temp_g(4)。 for i in 3 downto 0 loop temp_n(i) := temp_g(i) xor temp_n(i+1)。 end loop。 normbit = temp_n。 end process。 end。 4. 讀空狀態(tài)判定的 VHDL 設(shè)計(jì)程序 library ieee。 use 。 use 。 entity empty_cmp is port( wr_addr : in std_logic_vector(4 downto 0)。 rd_addr : in std_logic_vector(4 downto 0)。 empty : out std_logic )。 end。 architecture bhv of empty_cmp is 江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 40 begin empty = 39。139。 when (wr_addr(4 downto 0) = rd_addr(4 downto 0)) else 39。039。 end。 5. 寫滿狀態(tài)判定的 VHDL 設(shè)計(jì)程序 library ieee。 use 。 use 。 entity full_cmp is port( wr_addr : in std_logic_vector(4 downto 0)。 rd_addr : in std_logic_vector(4 downto 0)。 full : out std_logic )。 end。 architecture bhv of full_cmp is begin full = 39。139。 when (wr_addr(4) /= rd_addr(4)) and (wr_addr(3 downto 0) = rd_addr(3 downto 0)) else 39。039。 end。 6. 8 bit 偽隨機(jī)數(shù)據(jù)隊(duì)列產(chǎn)生模塊的 VHDL 設(shè)計(jì)程序 library ieee。 use 。 江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 41 use 。 entity shuij