【正文】 計(jì)）論文 致 謝27致 謝本課題在選題及研究過(guò)程中得到黃鄉(xiāng)生老師的悉心指導(dǎo)。黃老師多次詢(xún)問(wèn)研究進(jìn)程，并為我指點(diǎn)迷津，幫助我開(kāi)拓研究思路，精心點(diǎn)撥、熱忱鼓勵(lì)?！　「兄x管小明老師、陳堅(jiān)老師等對(duì)我的教育培養(yǎng)。他們細(xì)心指導(dǎo)我的學(xué)習(xí)與研究，在此，我要向諸位老師深深地鞠上一躬?！　「兄x我的同學(xué)李小雷、鄒蕾、馬立剛、鄭志強(qiáng)四年來(lái)對(duì)我學(xué)習(xí)、生活的關(guān)心和幫助。東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 參考文獻(xiàn)28參考文獻(xiàn) [1] 王金明 編著《數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL》 （第二版）.北京：電子工業(yè)出版社， [2] 黃鄉(xiāng)生 編寫(xiě)《EDA 技術(shù)與應(yīng)用實(shí)踐教學(xué)指導(dǎo)書(shū)》.東華理工大學(xué)電子與機(jī)械工程學(xué)院，[3] 王金明 編著《Verilog HDL 程序設(shè)計(jì)教程》.北京：人民郵電出版社，2022[4] 潘松 黃繼業(yè) 編著《EDA 技術(shù)實(shí)用教程》.北京：科學(xué)出版社，2022 [5] 黃任 編著《VHDL 入門(mén) ?解惑?經(jīng)典實(shí)例? 經(jīng)驗(yàn)總結(jié)》 （第一版）.北京：北京航空航天大學(xué)[6] 王金明，楊吉斌編著《數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL》.北京：電子工業(yè)出版社，2022 [7] Doulos 編寫(xiě)《Verilog174。 黃金參考指南 》.VerilogXLTM ，1996 [8] Charke K K．Phase measurement,traceability,and verification,theory　and practice[J] ．IEEE Trans．IM，1990 ，[9] 著，徐振林等譯.《Verilog HDL 硬件描述語(yǔ)言》.北京：機(jī)械工業(yè)出版社，2022東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 附 錄29附錄 1 分頻器程序module clkfs(clk,clkss,clksy,clk66MHz)。input clk66MHz。output clk,clkss,clksy。reg clk,clkss,clksy。reg[9:0] count1。reg[7:0] count2。reg[7:0] count3。reg[5:0] count4。reg cin1,cin2。always @(posedge clk66MHz)if(count1[9:0]==1039。d999)begin count1[9:0]=1039。d0。 cin1=139。d1。endelse begin count1[9:0]=count1[9:0]+1039。d1。 cin1=139。d0。endalways @(negedge clk66MHz)if(count2[7:0]==839。d131)begin count2[7:0]=839。d0。 clksy=~clksy。 //clksy=250Hz cin2=139。d1。endelse begin count2[7:0]=count2[7:0]+cin1。 cin2=139。d0。endalways @(negedge clk66MHz)if(count3[7:0]==839。d249)begin count3[7:0]=839。d0。 clk=~clk。 //clk=1Hzendelse count3[7:0]=count3[7:0]+cin2。東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 附 錄30always @(negedge clk66MHz)if(count4[5:0]==639。d49)begin count4[5:0]=639。d0。 clkss=~clkss。 //clkss=5Hzendelse count4[5:0]=count4[5:0]+cin2。endmodule 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 附 錄31附錄 2 行列式鍵盤(pán)程序module keypad(clksy,x,y,key)。 //clksy=64hzinput clksy。input[3:0] x,y。 //4*4 key ,low activeoutput[5:0] key。reg[5:0] key1,key2。always @(posedge clksy)begincase({~y[3:0],~x[3:0]})839。b00010001:key1[5:0]=639。d1。839。b00010010:key1[5:0]=639。d2。839。b00010100:key1[5:0]=639。d3。839。b00011000:key1[5:0]=639。d4。839。b00100001:key1[5:0]=639。d5。839。b00100010:key1[5:0]=639。d6。839。b00100100:key1[5:0]=639。d7。839。b00101000:key1[5:0]=639。d8。839。b01000001:key1[5:0]=639。d9。839。b01000010:key1[5:0]=639。d10。839。b01000100:key1[5:0]=639。d16。839。b01001000:key1[5:0]=639。d32。839。b10000100:key1[5:0]=639。d48。default:key1[5:0]=639。d0。endcaseendalways @(negedge clksy)begincase({~y[3:0],~x[3:0]})839。b00010001:key2[5:0]=639。d1。839。b00010010:key2[5:0]=639。d2。839。b00010100:key2[5:0]=639。d3。839。b00011000:key2[5:0]=639。d4。839。b00100001:key2[5:0]=639。d5。839。b00100010:key2[5:0]=639。d6。839。b00100100:key2[5:0]=639。d7。東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 附 錄32839。b00101000:key2[5:0]=639。d8。839。b01000001:key2[5:0]=639。d9。839。b01000010:key2[5:0]=639。d10。839。b01000100:key2[5:0]=639。d16。839。b01001000:key2[5:0]=639。d32。839。b10000100:key2[5:0]=639。d48。default:key2[5:0]=639。d0。endcaseendassign key=(key1==key2)?key1:639。d0。endmodule東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 附 錄33附錄 3 六位 7 段 LED 顯示程序module xianshi(clksy,a,b,c,d,e,f,g,D0,D1,D2,D3,D4,D5,num0,num1,num2,num3,num4,num5)。input clksy。input[3:0] num0,num1,num2,num3,num4,num5。output a,b,c,d,e,f,g,D0,D1,D2,D3,D4,D5。reg a,b,c,d,e,f,g,D0,D1,D2,D3,D4,D5。reg[3:0] num10,num11,num12,num13,num14,num15。reg[3:0] temp。reg[2:0] flag。always@(posedge clksy) begin{D0,D1,D2,D3,D4,D5}=639。b000000。if(flag==6) flag=0。else flag=flag+1。{num10,num11,num12,num13,num14,num15}={num0,num1,num2,num3,num4,num5}。if(num15==0) num15=439。bzzzz。case(flag)0:begin temp=num10。D0=1。end1:begin temp=num11。D1=1。end2:begin temp=num12。D2=1。end3:begin temp=num13。D3=1。end4:begin temp=num14。D4=1。end5:begin temp=num15。D5=1。enddefault:temp=0。endcasecase(temp) 439。d0:{a,b,c,d,e,f,g}=739。b1111110。 439。d1:{a,b,c,d,e,f,g}=739。b0110000。 439。d2:{a,b,c,d,e,f,g}=739。b1101101。 439。d3:{a,b,c,d,e,f,g}=739。b1111001。 439。d4:{a,b,c,d,e,f,g}=739。b0110011。 439。d5:{a,b,c,d,e,f,g}=739。b1011011。 439。d6:{a,b,c,d,e,f,g}=739。b1011111。東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 附 錄34 439。d7:{a,b,c,d,e,f,g}=739。b1110000。 439。d8:{a,b,c,d,e,f,g}=739。b1111111。 439。d9:{a,b,c,d,e,f,g}=739。b1111011。 default:{a,b,c,d,e,f,g}=739。b0000000。endcaseendendmodule東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 附 錄35附錄 4 頂層時(shí)鐘程序module clock(clkss,key,sec,min,hour)。input clkss。input[5:0] key。reg sel。reg[2:0] flag1,sumsec。output[7:0] sec,min,hour。wire[7:0] sec,min,hour。 reg[23:0] sum。reg seccin,cinsec,cinmin,ss0,ss1,ss2,ss3,ss4,ss5。initial flag1=339。d0。always@(posedge clkss)beginif(key==639。d48) sel=sel+139。d1。else if(key==639。d16) begin if(!flag1) flag1=flag1339。d1。 endelse if(key==639。d32) begin if(flag1==5) flag1=339。d5。 else flag1=flag1+339。d1。 endendalways@(posedge clkss)begin if(sumsec[2:0]==339。d4)begin sumsec[2:0]=339。d0。 seccin=1。endelse begin sumsec[2:0]=sumsec[2:0]+339。d1。 seccin=0。endendalways@(posedge clkss)begin 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 附 錄36if(sel)begin if(flag1==0) begin if(key==639。d10) sum[3:0]=439。d0。 else sum[3:0]=key[3:0]?key[3:0]:sum[3:0]。 end else if(flag1==1) begin if(key==639。d10) sum[7:4]=439。d0。 else sum[7:4]=key[3:0]?key[3:0]:sum[7:4]。 endendelse if(seccin) beginif(sum[3:0]==439。d9)begin sum[3:0]=439。d0。if(sum[7:4]==439。d5)begin sum[7:4]=439。d0。 cinsec=1。endelse begin sum[7:4]=sum[7:4]+439。d1。 cinsec=0。endendelse begin sum[3:0]=sum[3:0]+seccin。 cinsec=0。endendendalways@(posedge clkss)begin if(sel)be