【正文】 體實(shí)現(xiàn)較好程度的自動(dòng)調(diào)焦。 系統(tǒng)由輸入視頻轉(zhuǎn)換電路、 FPGA 系統(tǒng)、輸出視頻轉(zhuǎn)換電路組成。即將攝像頭 CCD 輸入的模擬制式視頻信號(hào)轉(zhuǎn)換成 YUV 數(shù)字視頻信號(hào)；由 FPGA 完成對(duì)輸入數(shù)字視頻信號(hào)的選擇、存儲(chǔ)、運(yùn)算及對(duì)電機(jī)的控制；再將處理后的 YUV數(shù)字視頻信號(hào)轉(zhuǎn)換成為模擬視頻信號(hào)輸出。 自動(dòng)調(diào)焦系統(tǒng)的組成如圖 F P G A輸 入 視 頻轉(zhuǎn) 換 設(shè) 備輸 出 視 頻轉(zhuǎn) 換 設(shè) 備攝 像 頭電 機(jī)模 擬 電 視 圖 自動(dòng)調(diào)焦系統(tǒng)的組 成框圖 在本設(shè)計(jì)中， FPGA 芯片使用 Atlera 公司 Cyclone 系列 EP1C6Q240C8N 芯片；輸入視頻轉(zhuǎn)換設(shè)備使用 Philips 公司的 SAA7111AHZ 視頻輸入處理器；輸出視頻轉(zhuǎn)換設(shè)備使用 Philips 公司的 SAA7120 數(shù)字視頻編碼器；視頻設(shè)備使用普通電視接收機(jī)；電機(jī)使用鏡頭附屬直流電機(jī)。 系統(tǒng)在 工作前 需要通過(guò) I2C 總線 實(shí)現(xiàn)對(duì) SAA7111AHZ 和 SAA7120 的初始化。 哈爾濱工程大學(xué)本科生畢業(yè)論文 18 FPGA 最小系統(tǒng) 芯片簡(jiǎn)介 本設(shè)計(jì)所使用的 FPGA 芯片是 Atlera 公司 Cyclone 系列 EP1C6Q240C8N 芯片 。 Cyclone系列 FPGA器件基于成本優(yōu)化的全銅 SRAM工藝，容量從 2910至 20210 個(gè)邏輯單元，具有多達(dá) 294912bit 嵌入 RAM。 Cyclone 系列 FPGA 支持各種 單端 I/O 標(biāo)準(zhǔn) 如 LVTTL、 LVCMOS、 PCI 和 SSTL2/3， 通過(guò) LVDS 和 RSDS標(biāo)準(zhǔn)提供多達(dá) 129 個(gè)通道的 差分 I/O 支持 。每個(gè) LVDS 通道高達(dá) 640Mbps。Cyclone 器件具有雙數(shù)據(jù)速率 （ DDR） SDRAM 和 FCRAM 接口的專用電路。Cyclone 系列 FPGA 中有兩個(gè)鎖相環(huán) （ PLLs） 提供六個(gè)輸出和層次時(shí)鐘結(jié)構(gòu)，以及復(fù)雜設(shè)計(jì)的時(shí)鐘管理電路。這些業(yè)界最高效架構(gòu)特性的組合使得 FPGA 系列成為 ASIC 最靈活和最 經(jīng)濟(jì) 的替代 方 案 [28]。 表 列出 了 Cyclone 系列 FPGA 主要性能指標(biāo)。 表 Cyclone 系列 FPGA 主要性能指標(biāo) [28] 特性 EP1C3 EP1C4 EP1C6 EP1C12 EP1C20 邏輯單元（ LE） 2,910 4,000 5,980 12,060 20,060 M4K RAM 塊（ 4Kbit＋奇偶校驗(yàn)） 13 17 20 52 64 RAM 總量 59,904 78,336 92,160 239,616 294,912 PLLs 1 2 2 2 2 最大用戶 I/O 數(shù) 104 301 185 249 301 差分通道 34 129 72 103 129 Altera公司生產(chǎn) 的可編程邏輯器件具有良好的性能、極高的密度和非常大的靈活性 。 除了具有一般可編程邏輯器件的特點(diǎn)外，還具有改進(jìn)的結(jié)構(gòu)、先進(jìn)的處理技術(shù)、現(xiàn)代化的開(kāi)發(fā)工具以及多種宏功能模塊可選用等 眾多 優(yōu)點(diǎn)。 （ 1） 高性能 高性能 體現(xiàn)在技術(shù)和結(jié)構(gòu)上， Altera公司生產(chǎn)的 器件采用銅鋁布線的先進(jìn)哈爾濱工程大學(xué)本科生畢業(yè)論文 19 CMOS技術(shù)，具有非常低的功耗和相當(dāng)高的速度，而且采用連續(xù)式互連結(jié)構(gòu)，提供快速的、連續(xù)的信號(hào)延時(shí)。 （ 2） 高密度邏輯集成 設(shè)計(jì)者總是尋求盡可能高的邏輯集成度，將更多的邏輯集成進(jìn)更小的器件中來(lái)縮小印制板的尺寸和降低成本。具有高集成能力的可編程邏輯器件提供了優(yōu)秀的解決方案。 Altera公司生產(chǎn)的 器件密度從 300門到 400萬(wàn)門，能很容易地集成現(xiàn)有的各種邏輯器件，包括小規(guī)模及大規(guī)模標(biāo)準(zhǔn)邏輯器件、 PLD、 FPGA或ASIC。高集成能力的可編程邏輯器件提供更高的系統(tǒng)性能，更高的可靠性，更低的成本。 （ 3） 高性能價(jià)格比 Altera公司 不斷努力改進(jìn)產(chǎn)品的開(kāi)發(fā)和制造工藝，多年的經(jīng)驗(yàn)積累使其處理技術(shù)和制造流程高度有效，使 Altera公司 能夠提供高性能價(jià)格比的可編程邏輯器件。 Altera公司生產(chǎn) 的 PLD的成本與門陣列相當(dāng)。 （ 4） 開(kāi)發(fā)周期 短 對(duì)許多設(shè)計(jì)工程師來(lái)說(shuō)，時(shí)間是最寶貴的資源， Altera的快速、直觀、易于使用的 QuartusⅡ 軟件能夠極大地縮短開(kāi)發(fā)周期。使用 QuartusⅡ 軟件 進(jìn)行 設(shè)計(jì)輸入、處理、校驗(yàn)以及器件編程 快速、有 效。 （ 5） 對(duì)器件優(yōu)化的 IP解決方案 Altera公司 提供已經(jīng) 制作完成 ，經(jīng)過(guò)預(yù)先測(cè)試并優(yōu)化了的 IP宏功能模 塊 ，允許設(shè)計(jì)人員在一個(gè)器件中快速實(shí)現(xiàn)一定的功能而不必從基礎(chǔ)的設(shè)計(jì)做起，宏功能模塊大大地提高 了 設(shè)計(jì)效率。 （ 6） 在線可編程 Altera系列器件具有在線可編程性，簡(jiǎn)化了樣品設(shè)計(jì)開(kāi)發(fā)過(guò)程及流水線生產(chǎn)過(guò)程，提高了設(shè)計(jì)的靈活性，并且能夠快速有效地對(duì)產(chǎn)品進(jìn)行現(xiàn)場(chǎng)升級(jí)。 Altera的 ISP使用 JTAG測(cè)試端口，允許對(duì)器件進(jìn)行編程，并且可以對(duì)印刷電路板（ PCB）進(jìn)行功能測(cè)試。同時(shí)，它還有被動(dòng) 串行下載模式（ PS）。在 PS模式中，配置數(shù)據(jù)從數(shù)據(jù)源通過(guò) Byte Blaster下載線串行的送到 FPGA中，配哈爾濱工程大學(xué)本科生畢業(yè)論文 20 置數(shù)據(jù)的同步時(shí)鐘由數(shù)據(jù) 源提供 [29]。 FPGA 的配置 FPGA的配置方式主要有 2類：主動(dòng)配置和被動(dòng)配置。主動(dòng)配置方式是由FPGA器件主動(dòng)引導(dǎo)配置操作，從外圍專用配置芯片（如 EPC2）中獲得配置數(shù)據(jù)的過(guò)程，它控制著外部存儲(chǔ)器和初始化過(guò)程；被動(dòng)配置方式則是由外部計(jì)算機(jī)或控制器控制配置過(guò)程。 FPGA的工作狀態(tài)主要有三種：一種稱為用戶狀態(tài)，指電路中的 FPGA器件正常工作時(shí)的狀態(tài)；一種稱為配置狀態(tài)，指將 編程數(shù)據(jù)裝入 FPGA的過(guò)程，也可以稱之為構(gòu)造；第三種狀態(tài)是初始化狀態(tài)， FPGA復(fù)位各類寄存器， 令 I/O引腳為邏輯器件正常工作做準(zhǔn)備。 Cyclone器件正常工作時(shí)，它的配置數(shù)據(jù)儲(chǔ)存在 SRAM中，由于 SRAM的易失性，所以每次加電時(shí)，配置數(shù)據(jù)都必須重新加載。 Cyclone器件的主要配置方式有： PS模式（被動(dòng)串行）， PPS模式（被動(dòng)并行同步）， PPA模式（被動(dòng)并行異步）和 JTAG模式。 本設(shè)計(jì)采用 JTAG下載模式， FPGA器件的配置是經(jīng)過(guò) JTAG引腳 TCK、 TMS、TDI、 TDO完成的， JTAG引腳說(shuō) 明如表 。 所有基于 JTAG的操作都必須同步于 JTAG的時(shí)鐘信號(hào) TCK。在 TCK的上升沿讀取或輸出有效數(shù)據(jù)，有嚴(yán)格的建立和保持的時(shí)間 關(guān)系 的要求，因此一般情況下 JTAG的時(shí)鐘不會(huì)太高。 JTAG邊界掃描測(cè)試由測(cè)試訪問(wèn)端口的控制器管理，只 要 FPGA上電后電壓正確，且 JTAG鏈路完整，則 JTAG電路可立即正常工作，清空 JTAG配置寄存器等待外界響應(yīng)。 在 JTAG 模式下，可以通過(guò) ByteBlasterⅡ 并口下載電纜、 ByteBlasterMV 并口下載電纜、 MasterBlaster 串行 /USB 通信電纜和 USBBlaster 下載電纜對(duì)Cyclone 器件進(jìn)行配置 [30]。 哈爾濱工程大學(xué)本科生畢業(yè)論文 21 表 JTAG引腳功能說(shuō)明 引腳 說(shuō)明 功能 TDI 測(cè)試數(shù)據(jù)輸入 測(cè)試和編程數(shù)據(jù)串行輸入指示引腳，數(shù)據(jù)在 TCK的上升沿輸入 TDO 測(cè)試數(shù)據(jù)輸出 測(cè)試和編程數(shù)據(jù)串行輸出指示引腳，數(shù)據(jù)在 TCK的下降沿輸出。如果不從該引腳輸出數(shù)據(jù)，該引腳為三態(tài) TMS 測(cè)試模式選擇 輸入引腳，提供控制信號(hào)以確定 TAP控制器狀態(tài)機(jī)的轉(zhuǎn)換。狀態(tài)機(jī)內(nèi)的轉(zhuǎn)換發(fā)生在 TCK的上升沿， TMS必須在TCK的上升沿前建立， TMS在 TCK的上升沿賦值 TCK 測(cè)試時(shí) 鐘輸入 時(shí)鐘輸入到 BST電路，一些操作發(fā)生在上升沿，另一些操作發(fā)生在下降沿 TRST 測(cè)試復(fù)位輸入 低電平有效異步復(fù)位邊界掃描測(cè)試電路。根據(jù) IEEE標(biāo)準(zhǔn)， TRST引腳為可選項(xiàng) 圖 為 Cyclone 系列 FPGA 的 JTAG 下載口電路圖 。 n C o n f i gT D OT M SD C l kn C ET D In S t a t u sT C KD A T A 02 5n C O N F I G2 6n C E O3 2n C E3 3M S E L 03 4M S E L 13 5D C L K3 6C O N F _ D O N E1 4 5n S T A T U S1 4 6T C K1 4 7T M S1 4 8T D O1 4 9T D I1 5 5U 2 0 0 BE P 1 C 6 Q 2 4 0 C 8 NC o n f _ D o n eD C l kD a t a 0n C o n f i gn C S On C ER 1 11 0 K1357924681 0A SC O N 1 0 AR 1 51 0 KR 1 41 0 KR 1 31 0 KA S D+ 3 . 3 VD G N DD G N DD G N DD G N D+ 3 . 3 V1 2345 67 89 1 0J 6J T A G+ 3 . 3 VD G N DD G N D+ 3 . 3 VT C KT D OT M ST D IR 1 61 KR 2 91 KR 9 91 KR 3 01 Kn S t a t u s 圖 JTAG 下載口電路圖 圖 為 FPGA 晶振時(shí)鐘輸入電路 。 哈爾濱工程大學(xué)本科生畢業(yè)論文 22 C L K 0 , L V D S C L K 1 p2 8C L K 1 , L V D S C L K 1 n2 9C L K 3 , L V D S C L K 2 n1 5 2C L K 2 , L V D S C L K 2 p1 5 3U 2 0 0 DE P 1 C 6 Q 2 4 0 C 8 N12 34N C V C CG N D O U TY Y + 3 . 3 V C 7 41 0 4R 1 23 3 圖 FPGA晶振時(shí)鐘電路 圖 為 FPGA 電源電路 。 VCCA_PLL127G N D A _ P L L 13 0G N D G _ P L L 13 1G N D G _ P L L 21 5 0G N D A _ P L L 21 5 1VCCA_PLL2154VCCINT191VCCINT110VCCINT90VCCINT72VCCINT211VCCINT229GND190G N D2 1 0G N D2 3 2GND171GND142G N D2 1 2GND129GND111GND69G N D1 9 2G N D2 3 0GND40GND109GND10GND52GND71GND89GND91V C C I O 15 1V C C I O 12 2V C C I O 21 8 9V C C I O 22 3 1V C C I O 22 0 9V C C I O 19V C C I O 49 2V C C I O 47 0V C C I O 41 1 2V C C I O 31 5 7V C C I O 31 3 0V C C I O 31 7 2U 2 0 0 CE P 1 C 6 Q 2 4 0 C 8 N+ 3 . 3 V+ 1 . 5 VD G N DD G N D 圖 FPGA電源電路 視頻輸入處理器及系統(tǒng) 在本設(shè)計(jì)中視頻輸入處理器使用 Philips 公司的 SAA7111AHZ 芯片。 SAA7111AHZ芯片簡(jiǎn)介 SAA7111AHZ 是 Philips 公司生產(chǎn)的可編程視頻處理器。該芯片集 A/D 與解碼功能于一身，片內(nèi)附有鎖相、自動(dòng)鉗位、自動(dòng)增益控制、時(shí)鐘產(chǎn)生、多制式解碼等電路，另外， SAA7111AHZ 還可對(duì)亮度、對(duì)比度和飽和度進(jìn)行控制。它既能支持 PAL 電視制式，又可支持 NTSC 電視制式。 SAA7111AHZ 內(nèi)部含有I2C 接口， 可通過(guò) I2C 總線對(duì) SAA7111AHZ 的工作方式進(jìn)行設(shè)定。 SAA7111AHZ的場(chǎng)同步信號(hào) VREF、行同步信號(hào) HREF、奇偶場(chǎng)信號(hào) RESO， 象素時(shí)鐘信號(hào)LLC2 都可 由 引腳直接引出，從而可省去時(shí)鐘同步電路，其可靠性和方便性也有哈爾濱工程大學(xué)本科生畢業(yè)論文 23 了很大的提高，故可廣泛地應(yīng)用于放映機(jī)、數(shù)字電視、 DVD 錄像機(jī)和游戲機(jī)等系統(tǒng)中 [31]。 SAA7111AHZ 的內(nèi)部功能方框圖如圖 所示。圖中，從 SAA7111AHZ 的四個(gè)模擬輸入端 AI1 AI1 AI2 AI22 的某一引腳輸入的視頻圖像信號(hào)經(jīng)模擬處 理后，一路可通過(guò)緩沖器輸出到 AOUT 端用于監(jiān)視，另一路經(jīng) A/D 轉(zhuǎn)換器后則產(chǎn)生數(shù)字色度信號(hào)和亮度信號(hào)。在分別進(jìn)行亮度信號(hào)處理和色度信號(hào)處理后，其亮度信號(hào)處理結(jié)果的一路將送到色度信號(hào)處理器進(jìn)行綜合處理，產(chǎn)生的Y 和 UV 信號(hào)經(jīng)格式化后從 VPO (16 位 )輸出；另一路則進(jìn)入同步分離器，并經(jīng)數(shù)字 PLL 產(chǎn)生相應(yīng)的行和場(chǎng)同步信號(hào) HS 和 VS，同時(shí)， PLL 將驅(qū)動(dòng)時(shí)鐘發(fā)生器，以產(chǎn)生 HS 鎖定的時(shí)鐘信號(hào) LLC 和 LLC2。 SAA7111AHZ 的所有功能均是在 I2C總線控制下完成的，其中 SCL 為串行時(shí)鐘， SDA 為串行數(shù)據(jù)信號(hào)。 色 度 信 號(hào) 處 理 電 路 和 亮 度 、 對(duì) 比 度 、 飽 和 度 控制 電 路U VC / C V B S Y亮 度 信 號(hào)處 理 電 路YYY / C V B S同 步 信 號(hào)分 離 電 路L F C 0邊 界 掃 描測(cè) 試 控 制時(shí) 鐘 發(fā) 生上 電 控 制I I C 總 線 控 制I I C 總 線 接 口Y U V R G B轉(zhuǎn) 換 和 輸 出格 式 控 制模 擬 處 理 控 制C O N模 擬 處 理模 擬 轉(zhuǎn) 換A D 1 A D 2A O U TA I 1 1A I 1 2A I 2 1A I 2 2T D IT C KT M ST R S KT D OV SH SV R E F R T S 0R T S 1R T C O X T A L X T A L 1V P O ( 9 1 5 )P E YH R E FA O U TS D AS C LL L C 2C R E FL L CR E S 圖 SAA7111AHZ 功能圖 SAA7111AHZ的應(yīng)用電路 SAA7111AHZ 的應(yīng)用電路圖是根據(jù)設(shè)計(jì)要求，參照其引腳信息與參考電路圖設(shè)計(jì)的。 圖 所示為 SAA7111AHZ 的參考電路圖 [32]。 哈爾濱工程大學(xué)本科生畢業(yè)論文 24 圖 SAA7111AHZ 參考電路圖 圖 所示為 SAA7111AHZ 的應(yīng)用電路圖 。 圖中， AI11 為模擬視頻輸入端，連接 10nF 的電容和 75Ω 后輸入SAA7111AHZ 的 12 腳 AI11，其余三路模擬輸入接地。 的晶振 及其附屬電路與 5 55 腳相連。在芯片電源附近設(shè)置 100nF 和 10uF 的濾波電容。芯片的輸出信號(hào) VPO0VPO15 以及場(chǎng)同步 VREF、行同步 HS、 LLC時(shí)鐘、 1/2LLC時(shí)鐘等同步信號(hào)和 SDA、 SCL 兩條 I2C 總線控制信號(hào)均與 FPGA 的 I/O 接口相連。